[發明專利]一種低開銷配置長表項的方法

在審

• 申請號: 201410791460.0
• 申請日: 2014-12-19
• 公開（公告）號: CN104461965A
• 公開（公告）日: 2015-03-25
• 發明（設計）人: 畢研山;于治樓;姜凱
• 申請（專利權）人: 浪潮集團有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 姜明

技術領域

本發明公開一種低開銷配置長表項的方法，屬于計算機網絡配置領域，具體地說是一種低開銷配置長表項的方法。

背景技術

FPGA，Field?Programmable?Gate?Array,現場可編程邏輯門陣列，是一個含有可編輯元件的半導體設備，可供使用者現場程序化的邏輯門陣列元件。它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。用戶可以根據不同的配置模式，采用不同的編程方式。FPGA采用了邏輯單元陣列LCA（Logic?Cell?Array），內部包括可配置邏輯模塊CLB（Configurable?Logic?Block）、輸出輸入模塊IOB（Input?Output?Block）和內部連線（Interconnect）三個部分。?現場可編程門陣列（FPGA）是可編程器件。FPGA利用小型查找表（16×1RAM）來實現組合邏輯，每個查找表連接到一個D觸發器的輸入端，觸發器再來驅動其他邏輯電路或驅動I/O，由此構成了既可實現組合邏輯功能又可實現時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內部靜態存儲單元加載編程數據來實現的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯接方式，并最終決定了FPGA所能實現的功能，FPGA允許無限次的編程。

在網絡交換設備中，報文的轉發、根據策略執行對應操作都是通過查表實現的。對三層交換架構來說，現有的查表方法是五元組hash查表法，具體方法是提取出IP報文的五元組（SIP/DIP/PROTOCOL/SPORT/DPORT），做hash運算，將hash運算的結果作為存放轉發策略的表項地址。這種查表法雖然速度較快，能夠滿足線速轉發的要求，在交換設備中大量使用，但此查表法配置表項時較為繁瑣，表項內容較多，需要將表項根據cpu位寬，切割成數個字段依次寫入內存中。為解決傳統的配置查找表項的方法，cpu開銷大，在配置表項時需要較長時間的問題，本發明提出了一種低開銷配置長表項方法，利用FPGA可將字段一次性的寫入內存中，而無需考慮地址劃分的開銷，不僅分配的地址同步輸出，而且減少了上位機進行字段與地址分配的開銷，尤其適用于上位機cpu計算資源緊張的場合。

發明內容

本發明針對現有技術存在的不足和問題，為解決傳統的配置查找表項的方法，cpu開銷大，在配置表項時需要較長時間的問題，本發明提出了一種低開銷配置長表項方法，尤其適用于上位機cpu計算資源緊張的場合。

提出的具體方案是：

一種低開銷配置長表項的方法，將上位機的表項字段依次通過cpu的接口傳入FPGA中，利用?FPGA運算速度遠超cpu接口傳輸速度的特征，使FPGA在接收表項字段的同時，實現表項字段運算和分配，全部字段接收完畢后，FPGA將表項字段同步輸出給內存，完成表項的配置。

所述表項字段依次通過cpu的接口傳入FPGA中，cpu的接口包括配置寄存器，跳變寄存器，單脈沖發生電路，總線耦合電路。

所述的表項字段包括網絡協議代碼，表項地址，管理距離，串口編號。

所述FPGA使用Verilog實現表項字段運算。

本發明的有益之處是：本發明提供一種低開銷配置長表項方法，利用FPGA運算速度遠大于CPU接口傳輸速度的特點，設置上位機將表項字段依次通過cpu的接口傳入FPGA中，由FPGA同步進行地址分配處理，FPGA接收完畢后，分配的地址同步輸出，將字段一次性的寫入內存中，不僅分配的地址同步輸出，而且減少了上位機地址與字段分配的開銷，尤其適用于上位機cpu計算資源緊張的場合。

附圖說明

圖1傳統配置表項方法示意圖；

圖2本發明低開銷配置表現方法示意圖。

具體實施方式

下面結合附圖說明。

圖1表示傳統配置表項方法，查表方法是五元組hash查表法，具體方法是提取出IP報文的五元組（SIP/DIP/PROTOCOL/SPORT/DPORT），做hash運算，將hash運算的結果作為存放轉發策略的表項地址，圖中4個字段，被分配成高位和低位，再由CPU接口發送地址、數據，每個地址都帶有數據。