[發(fā)明專利]一種低開(kāi)銷配置長(zhǎng)表項(xiàng)的方法在審
| 申請(qǐng)?zhí)枺?/td> | 201410791460.0 | 申請(qǐng)日： | 2014-12-19 |
| 公開(kāi)（公告）號(hào)： | CN104461965A | 公開(kāi)（公告）日： | 2015-03-25 |
| 發(fā)明（設(shè)計(jì)）人： | 畢研山;于治樓;姜?jiǎng)P | 申請(qǐng)（專利權(quán)）人： | 浪潮集團(tuán)有限公司 |
| 主分類號(hào)： | G06F13/16 | 分類號(hào)： | G06F13/16 |
| 代理公司： | 濟(jì)南信達(dá)專利事務(wù)所有限公司 37100 | 代理人： | 姜明 |
| 地址： | 250101 山東*** | 國(guó)省代碼： | 山東;37 |
| 權(quán)利要求書(shū)： | 查看更多 | 說(shuō)明書(shū)： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 開(kāi)銷 配置 長(zhǎng)表項(xiàng) 方法 | ||
1.一種低開(kāi)銷配置長(zhǎng)表項(xiàng)的方法，其特征是將上位機(jī)的表項(xiàng)字段依次通過(guò)cpu的接口傳入FPGA中，利用?FPGA運(yùn)算速度遠(yuǎn)超cpu接口傳輸速度的特征，使FPGA在接收表項(xiàng)字段的同時(shí)，實(shí)現(xiàn)表項(xiàng)字段運(yùn)算和分配，全部字段接收完畢后，F(xiàn)PGA將表項(xiàng)字段同步輸出給內(nèi)存，完成表項(xiàng)的配置。
2.根據(jù)權(quán)利要求1所述的一種低開(kāi)銷配置長(zhǎng)表項(xiàng)的方法，其特征是所述表項(xiàng)字段依次通過(guò)cpu的接口傳入FPGA中，cpu的接口包括配置寄存器，跳變寄存器，單脈沖發(fā)生電路，總線耦合電路。
3.根據(jù)權(quán)利要求2所述的一種低開(kāi)銷配置長(zhǎng)表項(xiàng)的方法，其特征是所述的表項(xiàng)字段包括網(wǎng)絡(luò)協(xié)議代碼，表項(xiàng)地址，管理距離，串口編號(hào)。
4.所述FPGA使用Verilog實(shí)現(xiàn)表項(xiàng)字段運(yùn)算。
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