[發明專利]一種利用已有Verilog BFM構造UVM驗證組件的方法

在審

• 申請號: 201410790038.3
• 申請日: 2014-12-18
• 公開（公告）號: CN104461812A
• 公開（公告）日: 2015-03-25
• 發明（設計）人: 耿介;于治樓;畢研山
• 申請（專利權）人: 浪潮集團有限公司
• 主分類號: G06F11/26
• 分類號: G06F11/26
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 姜明

技術領域

本發明公開一種構造UVM驗證組件的方法，屬于計算機構造驗證領域，具體地說是一種利用已有Verilog?BFM構造UVM驗證組件的方法。

背景技術

Verilog是一種廣泛應用于FPGA以及數字ASIC設計的硬件描述語言，使用它描述數字邏輯電路，同時使用它描述電路的外圍設備來構建仿真平臺。早期的總線功能模型BFM（bus?functional?model）是工程師用Verilog等硬件描述語言構建的電路外圍設備的模型，來產生各種激勵來驅動所設計的電路的模型，并檢測電路的輸出，來判斷電路的功能是否符合預期。

隨著數字電路技術的發展，傳統的Verilog語言已經不能滿足構建總線功能模型BFM進行數字電路驗證的需要，新的驗證語言開始出現。現在最廣泛使用的SystemVerilog語言在原有Verilog語言的基礎上，增加了約束隨機激勵，功能覆蓋率檢查，面向對象編程，斷言等屬性，能夠更好的滿足復雜電路驗證的需求。UVM是芯片驗證業界最新研發的一種驗證方法學。UVM提供基于SystemVerilog語言開發的一套庫函數，通過調用庫可以省去從零開始開發驗證環境的麻煩。如果想從之前的面向數字邏輯的Verilog語言到具有面向對象屬性的SystemVerilog的遷移，從基于Verilog的驗證環境遷移到UVM驗證環境，這并不簡單，?UVM環境中復用之前的Verilog總線功能模型BFM是關鍵一步。為了實現這種復用，本發明提供一種利用已有Verilog?BFM構造UVM驗證組件的方法，不用對之前的總線模型做太多修改，就使其能在新的UVM環境中得到使用，有效利用了現有資源，修改最少的代碼，節省最多的時間，極大縮短驗證周期，避免驗證平臺本身產生的錯誤影響驗證進度。

發明內容

本發明針對現有技術存在的不足和問題，為解決從基于Verilog的驗證環境遷移到UVM驗證環境時，UVM環境中復用之前的Verilog總線功能模型BFM的難題，提供一種利用已有Verilog?BFM構造UVM驗證組件的方法。

提出的具體方案是：

一種利用已有Verilog?BFM構造UVM驗證組件的方法，具體步驟為：

對已有的Verilog?BFM改造：選擇協議中的driver，根據driver在協議中的數據發送情況，在Verilog?BFM中加入數據包信息的信號以及發送開始結束信號；

在Verilog?module的端口列表中把數據包信息的信號封在一個interface中，然后通過這個interface跟Verilog?BFM連接，根據interface進入的數據包信息來驅動發送信號；

將改造后的Verilog?BFM集成到UVM驗證環境中：創建一個uvm_driver，在它的run_phase中，將從sequece_item中得到的隨機化的數據包信息，不斷發送給虛擬接口，uvm_driver起到連接UVM環境與Verilog?BFM的橋梁作用，無實際工作；

驗證環境頂層例化uvm_driver與Verilog?BFM之間的接口，并通過uvm_config_db把它傳遞給driver中的虛擬接口，完成改造后的Verilog?BFM集成到UVM驗證環境。

所述的選擇協議中的driver，選擇的是rapidio協議中的driver，所述的數據包信息按照rapidio協議進行串行發送。

所述的數據包信息信號包括數據包的類型，長度，源器件號碼，目的器件號碼，數據負載。

所述的數據負載的長度是不固定的，使用隊列來存儲數據負載的長度信息。

本發明的有益之處是：本發明通過對現有的Verilog?BFM進行改造，并連接到UVM平臺中，有效利用了現有資源，修改最少的代碼，節省最多的時間，極大縮短驗證周期，避免驗證平臺本身產生的錯誤影響驗證進度。

附圖說明

圖1是基于Verilog實現的驗證環境的基本結構示意圖；

圖2是標準UVM驗證環境的結構示意圖；

圖3是uvm_driver與Verilog?BFM連接的框架示意圖。

具體實施方式

下面結合附圖說明。