[發(fā)明專利]一種基于FPGA的反三角函數(shù)實(shí)現(xiàn)方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201410783822.1
• 申請(qǐng)日: 2014-12-17
• 公開（公告）號(hào): CN105760349A
• 公開（公告）日: 2016-07-13
• 發(fā)明（設(shè)計(jì)）人: 王棟;連仲勛;楊鑫
• 申請(qǐng)（專利權(quán)）人: 陜西培元電子科技有限公司
• 主分類號(hào): G06F17/15
• 分類號(hào): G06F17/15
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及于集成電路領(lǐng)域，尤其是涉及到一種基于FPGA的反三角函數(shù)實(shí)現(xiàn)方法。

背景技術(shù)

通常對(duì)于0-360°或0-2π弧度的相對(duì)小的角度范圍定義三角函數(shù)。對(duì)于2π以上的角度值，三角函數(shù)的值重復(fù)。事實(shí)上可以將范圍限制為0-π/2，因?yàn)楦鞣N三角恒等式可用于從0到π/2之間的角度的三角函數(shù)得到π/2到2π之間的任意角度是三角函數(shù)的值。

三角函數(shù)的計(jì)算在函數(shù)求解、二維建模、數(shù)值分析、圖象處理、彈道計(jì)算及修正等技術(shù)領(lǐng)域廣泛應(yīng)用。三角函數(shù)運(yùn)算器作為協(xié)處理器對(duì)整個(gè)系統(tǒng)的數(shù)字信號(hào)的處理能力有著極為重要的影響。

目前，三角函數(shù)運(yùn)算器的設(shè)計(jì)主要基于CORDIC算法。CORDIC算法是一種線性收斂和順序執(zhí)行的迭代算法，即對(duì)N位精度至少需要N次迭代，第i+1次迭代只有在第i次迭代完成后才能執(zhí)行。CORDIC算法可以將多種難以用硬件實(shí)現(xiàn)的復(fù)雜運(yùn)算分解為統(tǒng)一的簡(jiǎn)單移位、加法運(yùn)算，然后逐次逼近結(jié)果。CORDIC算法可以應(yīng)用在圓周系統(tǒng)、線性系統(tǒng)和雙曲系統(tǒng)，每一系統(tǒng)又有旋轉(zhuǎn)模式和向量模式之分。

由于三角函數(shù)屬于圓周系統(tǒng)，因此下面主要針對(duì)圓周系統(tǒng)下CORDIC的應(yīng)用進(jìn)行說明，CORDIC在圓周系統(tǒng)下迭代公式的推導(dǎo)過程可查閱相關(guān)文獻(xiàn)。

在專利申請(qǐng)?zhí)枮?01210433693.4的中國(guó)專利中，公開了一種基于CORDIC算法的反饋和流水線結(jié)構(gòu)相結(jié)合的三角函數(shù)運(yùn)算器，包括基于軟件配置的寄存器組模塊、運(yùn)算控制模塊及偽流水運(yùn)算迭代單元組成。基于軟件配置的寄存器組模塊包括A、B兩類寄存器；運(yùn)算控制模塊負(fù)責(zé)寄存器組模塊和偽流水運(yùn)算迭代單元的連接；偽流水運(yùn)算迭代單元由實(shí)現(xiàn)CORDIC算法的n級(jí)流水單元組成。本發(fā)明提出的基于配置的偽流水CORDIC算法結(jié)構(gòu)在不增加硬件電路開銷且支持一定程度并行三角函數(shù)計(jì)算的前提下，通過將運(yùn)算迭代單元的輸出不斷反饋回其輸入的偽流水形式，實(shí)現(xiàn)無限制精度的三角函數(shù)運(yùn)算。

然而，本專利中提出的種種優(yōu)化措施都是針對(duì)流水線結(jié)構(gòu)，雖然在一定程度上可以加快運(yùn)算結(jié)果，降低硬件開銷，但都是以降低結(jié)果的運(yùn)算精度為代價(jià)的，從上面的分析可知：運(yùn)算精度和電路規(guī)模成正相關(guān)關(guān)系。

近年，國(guó)內(nèi)外提出了諸多優(yōu)化的CORDIC算法實(shí)現(xiàn)結(jié)構(gòu)，詳細(xì)的可參考“基于嵌入式的CORDIC算法的改進(jìn)和實(shí)現(xiàn)”“、并行CORDIC算法的研究”“、ANewMethodtoImplementCORDICAlgorithm”、“一種改進(jìn)的流水CORDIC算法結(jié)構(gòu)”等文獻(xiàn)。諸多文章的優(yōu)化方向主要以下幾個(gè)方向：

1)簡(jiǎn)化模校正因子P的計(jì)算；

2)提前預(yù)測(cè)旋轉(zhuǎn)剩余角度zi的符號(hào)位；

3)跳過沒有必要的多于迭代運(yùn)算(當(dāng)角度等于arctan2-i時(shí)，不需要修正結(jié)果的多次迭代；

4)當(dāng)?shù)螖?shù)達(dá)到一定級(jí)數(shù)之后，合并迭代次數(shù)，從而減小流水級(jí)數(shù)，降低硬件消耗。

結(jié)合國(guó)內(nèi)外文獻(xiàn)提出的優(yōu)化措施可知，目前提出的種種優(yōu)化措施都是針對(duì)流水線結(jié)構(gòu)，雖然在一定程度上可以加快運(yùn)算結(jié)果，降低硬件開銷，但都是以降低結(jié)果的運(yùn)算精度為代價(jià)的，從上面的分析可知：運(yùn)算精度和電路規(guī)模成正相關(guān)關(guān)系。

此外，在諸如FPGA的集成電路設(shè)備中看起來容易實(shí)現(xiàn)具有初始考慮的CORDIC，但是更仔細(xì)的分析顯示無效率，至少部分地因?yàn)槎鄠€(gè)深度數(shù)學(xué)結(jié)構(gòu)，每個(gè)層包括寬的加法器。

普通FPGA架構(gòu)可以具有4-6個(gè)輸入函數(shù)，緊接著專用脈動(dòng)進(jìn)位加法器，緊接著寄存器。當(dāng)用于計(jì)算浮點(diǎn)函數(shù)時(shí)，如在單精度正弦或余弦函數(shù)的情況，對(duì)于更小的輸入值生成精確的結(jié)果所需要的硬件資源的數(shù)量可能變大。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種基于FPGA的反三角函數(shù)實(shí)現(xiàn)方法，在不增加硬件電路開銷且支持一定程度并行三角函數(shù)計(jì)算的前提下，提高三角函數(shù)運(yùn)算精度。

為此，本發(fā)明提供了一種基于FPGA的反三角函數(shù)實(shí)現(xiàn)方法，包括反三角函數(shù)實(shí)現(xiàn)器，所述反三角函數(shù)實(shí)現(xiàn)器包括處理器、寄存器組模塊、運(yùn)算控制模塊、運(yùn)算模塊、FPGA控制模塊；

所述處理器輸入端與寄存器組模塊輸出端電連接，寄存器組模塊輸出端與運(yùn)算控制模塊輸入端電連接，所述運(yùn)算控制模塊輸出端與運(yùn)算模塊輸入端電連接，所述處理器輸出端、寄存器組模塊輸出端、運(yùn)算控制模塊輸出端和運(yùn)算模塊輸出端與FPGA控制模塊輸入端電連接。

所述寄存器組模塊包括A類寄存器、運(yùn)行控制寄存器、計(jì)算狀態(tài)寄存器、運(yùn)算命令寄存器、計(jì)算精度寄存器、計(jì)算結(jié)果寄存器、操作數(shù)寄存器和總線接口；