[發明專利]一種基于串行通信接口的FPGA在線驗證結構和方法

有效

• 申請號: 201410764848.1
• 申請日: 2014-12-11
• 公開（公告）號: CN104504187B
• 公開（公告）日: 2018-06-19
• 發明（設計）人: 陳付龍;孫云翔;楊潔;葉和平;羅永龍;齊學梅;王宏濤;朱君茹
• 申請（專利權）人: 安徽師范大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京潤平知識產權代理有限公司 11283
• 代理人: 孫向民;董彬

本發明公開了基于串行通信接口的FPGA在線驗證結構和方法，該結構包括：軟件仿真環境、硬件測試環境和物理通道，所述軟件仿真環境被配置成通過所述物理通道與所述硬件測試環境進行信號的交互，其中，所述軟件仿真環境產生總線周期的測試向量和調試命令，且接收反饋信號以波形方式顯示；所述硬件測試環境接收所述測試向量和調試命令，并發送所述反饋信號。該驗證結構和方法既能有效地提供FPGA在線驗證平臺，模擬集成電路模塊或芯片的工作過程，又具有平臺可重用的特點，不針對特定的模塊而設計，而且驗證人員可以直觀地監測和配置被測模塊的端口狀態。

技術領域

本發明涉及FPGA仿真調試技術，具體地，涉及一種基于串行通信接口的FPGA在線驗證結構和方法。

背景技術

隨著集成電路設計方法的不斷的創新和芯片制造技術的不斷提高，使得其功能越來越強大，設計難度和復雜程度也隨之提高。集成電路從ASIC階段進入到SoC階段，SoC是指在單一芯片上集成了MCU、DSP、模擬和數字電路、存儲器、I/O接口、信號采集和轉換等功能的片上系統，它可以在單一的芯片上完成信號的采集、轉換、處理、存儲和輸入輸出等功能，因此極大地縮小了系統的空間占用，減少了多個芯片之間的通信延時，提高了整個系統的性能。SoC設計的基礎是IP核設計及其復用技術，由于SoC的結構相當復雜，設計人員從零開始實現數百萬門的系統級芯片，會花費大量的時間和資源，最終影響芯片的生產銷售，降低產品的競爭力。解決方案是在SoC設計過程中使用已有的集成電路模塊，這些可以被多次調用的模塊稱之為IP核。IP核復用有效地縮短了系統設計周期、提高了設計效率、降低了設計復雜度。另一方面，FPGA的出現使得硬件具備可重構、可編程、可升級、可裁減、可擴充等優點，讓硬件設計工作變得更加靈活。

采用FPGA能夠實現IP核RTL硬件模型來模擬真實芯片，FPGA驗證不僅具有較高的驗證精度，并且運行速度不會隨著設計復雜度的增加而降低，但是FPGA驗證需要完整的驗證平臺的支持，從而產生驗證所需的激勵信號并對端進行實時監測，現有的驗證平臺一方面不具備友好的人機交互界面，對于驗證人員來說，不能方便快捷地對其進行配置；另一方面，驗證平臺不具備良好的激勵監測機制，不能有效地監測被測系統或多層次被測模塊的內部信號和寄存器的值；最后，驗證平臺需要針對不同的被測系統或模塊不斷地更改結構，反而增加了驗證的周期。驗證平臺的可配置性、激勵監測機制和驗證平臺重用性的問題，已經成為提高IP驗證效率的瓶頸。在現有的技術相關文獻中，專利“現場可編程門陣列原型驗證裝置及驗證方法”(專利申請號201110177368.1，公開號CN102855338A)公開了一種現場可編程門陣列原型驗證裝置及驗證方法，最終提高FPGA驗證的可操作性和效率。該專利的不足之處在于：未給出有效的FPGA原型監測信號傳輸方法；此外，驗證人員無法通過其方法快捷方便地對被監測信號進行配置和分析。專利“一種FPGA仿真裝置及其方法”(專利申請號200710129706.8，公開號CN101093521B)公開了一種FPGA仿真裝置及其方法，取得了基于特征字的FPGA設計仿真對于效率上的進步，可按各個測試用例直接仿真求得結果。該專利的不足之處在于：重點傾向于FPGA驗證軟件端仿真器的處理方法，而FPGA硬件端被測模塊的激勵信號輸入和監測信號的采集方式未提及；在仿真器的驗證結果輸出模塊的設計中，驗證結果的輸出并不直觀，驗證人員不可方便地對結果進行分析。

發明內容

本發明的目的是克服驗證平臺的可配置性差、激勵監測機制效率低和驗證平臺重用性的問題，提供一種基于串行通信接口的FPGA在線驗證結構和方法，該驗證結構和方法既能有效地提供FPGA在線驗證平臺，模擬集成電路模塊或芯片的工作過程，又具有平臺可重用的特點，不針對特定的模塊而設計，而且驗證人員可以直觀地監測和配置被測模塊的端口狀態。