[發明專利]一種基于串行通信接口的FPGA在線驗證結構和方法

有效

• 申請號: 201410764848.1
• 申請日: 2014-12-11
• 公開（公告）號: CN104504187B
• 公開（公告）日: 2018-06-19
• 發明（設計）人: 陳付龍;孫云翔;楊潔;葉和平;羅永龍;齊學梅;王宏濤;朱君茹
• 申請（專利權）人: 安徽師范大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京潤平知識產權代理有限公司 11283
• 代理人: 孫向民;董彬

1.一種基于串行通信接口的FPGA在線驗證結構，其特征在于，該結構包括：軟件仿真環境(100)、硬件測試環境(200)和物理通道(300)，所述軟件仿真環境(100)被配置成通過所述物理通道(300)與所述硬件測試環境(200)進行信號的交互，其中，所述軟件仿真環境(100)產生總線周期的測試向量和調試命令，且接收反饋信號以波形方式顯示；所述硬件測試環境(200)接收所述測試向量和調試命令，并發送所述反饋信號；

所述硬件測試環境(200)包括：輸入緩沖模塊(108)，所述的輸入緩沖模塊(108)被配置成緩存串行傳輸后的所述測試向量和調試命令；

激勵模塊(109)，所述的激勵模塊(109)被配置成連接于所述輸入緩沖模塊(108)，以配置測試向量，并將激勵信號解析成被測模塊加載格式，且產生與被測模塊(110)相應的時鐘和復位信號；

被測模塊(110)，所述的被測模塊(110)被配置成連接于所述激勵模塊(109)以接收激勵信號；

監測模塊(111)，所述的監測模塊(111)被配置成連接于所述被測模塊(110)，并根據所述調試命令中的預設監測時間間隔捕獲所述被測模塊(110)的響應信號；

輸出緩沖模塊(112)，所述的輸出緩沖模塊(112)被配置成連接于所述監測模塊(111)，以緩存串行傳輸后的所述反饋信號；

所述監測模塊(111)包括仿真時間停止模塊(601)、定時采樣模塊(602)和反饋信號存儲模塊(603)。

2.根據權利要求1所述的FPGA在線驗證結構，其特征在于，所述軟件仿真環境(100)包括：序列產生模塊(104)，所述的序列產生模塊(104)被配置成產生所述測試向量和調試命令，并設定激勵端口和監測端口；

序列發送模塊(105)，所述的序列發送模塊(105)被配置成連接于所述序列產生模塊(104)，將所述測試向量按時序發送到所述物理通道(300)；

信號接收模塊(106)，所述的信號接收模塊(106)被配置成連接于所述物理通道(300)，以接收所述反饋信號，并將所述反饋信號存儲到軟件仿真環境(100)內部；

波形顯示模塊(107)，所述的波形顯示模塊(107)被配置成連接于所述信號接收模塊(106)，以接收所述反饋信號并將所述反饋信號以波形方式顯示輸出。

3.根據權利要求1所述的FPGA在線驗證結構，其特征在于，所述被測模塊(110)為單個的原子模塊或多個層次的復雜模塊。

4.根據權利要求1所述的FPGA在線驗證結構，其特征在于，所述輸入緩沖模塊包括：輸入緩沖控制器(403)、與所述輸入緩沖控制器(403)耦接的延遲緩沖器(401)和向量值緩沖器(402)，所述輸入緩沖控制器(403)被配置成接收測試向量或調試命令并讀出或寫入所述延遲緩沖器(401)和向量值緩沖器(402)中。

5.根據權利要求1所述的FPGA在線驗證結構，其特征在于，所述激勵模塊(109)包括：時鐘信號產生模塊(501)、延遲時間處理模塊(502)和測試向量加載模塊(503)，所述時鐘信號產生模塊(501)被配置成連接于所述被測模塊(110)，以產生時鐘信號提供給所述被測模塊(110)；延遲時間處理模塊(502)被配置成處理輸入的延遲時間，并判斷延遲給出緩沖器讀信號和仿真使能信號的延遲時間；測試向量加載模塊(503)，在仿真使能信號等于1時，所述測試向量加載模塊(503)將所述測試向量提供給所述被測模塊(110)DUT110。

6.根據權利要求1所述的FPGA在線驗證結構，其特征在于，所述的物理通道(300)包括接收模塊(801)、波特率發生模塊(802)和發送模塊(803)。