[發明專利]半導體器件及其制造方法

在審

• 申請號: 201410759094.0
• 申請日: 2014-12-10
• 公開（公告）號: CN105742352A
• 公開（公告）日: 2016-07-06
• 發明（設計）人: 張嚴波;殷華湘;朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/423;H01L21/336;H01L21/28
• 代理公司: 北京維澳專利代理有限公司 11252
• 代理人: 黨麗;吳蘭柱

技術領域

本發明涉及半導體器件領域，特別涉及一種半導體器件及其制造方法。

背景技術

隨著半導體器件的高度集成，MOSFET溝道長度不斷縮短，一系列在MOSFET長溝道模型中可以忽略的效應變得愈發顯著，甚至成為影響器件性能和功耗的主導因素，這種現象統稱為短溝道效應。短溝道效應會惡化器件的電學特性，嚴重影響器件的性能和功耗。

為了控制短溝道效應，需要對傳統器件的一些方面采取改進，理論上，可以通過減小源/漏結的深度，降低閾值電壓隨溝道變短而下跌的幅度，減小漏極電場對溝道電勢的影響，從而緩解短溝道效應。

發明內容

本發明的目的旨在解決上述技術缺陷，提供一種半導體器件及其制造方法，抑制短溝道效應。

本發明提供了一種半導體器件，包括：

半導體襯底；

襯底上的柵介質層；

柵介質層上的柵極結構；

柵極結構兩側的源漏區；

其中，柵極結構包括第一柵極和第二柵極，第一柵極位于源漏區內側的柵介質層之上，第二柵極位于第一柵極之間的柵介質層之上，對于NMOS，第一柵極的有效功函數小于第二柵極的有效功函數，對于PMOS，第一柵極的有效功函數大于第二柵極的有效功函數。

可選的，所述第一柵極的柵長范圍各為2-40nm。

可選的，所述第一柵極為第一功函數調節層，所述第二柵極包括第二功函數調節層及其上的第三金屬層。

可選的，對于NMOS器件，第一功函數調節層的有效功函數小于4.6eV，對于PMOS器件，第一功函數調節層的有效功函數大于4.6eV。

可選的，第二功函數調節層形成在第一功函數調節層的側壁上以及第一功函數調節層之間的柵介質層上。

此外，本發明還提供了一種半導體器件的制造方法，包括：

提供半導體襯底，襯底上形成有偽柵區及偽柵區兩側的源漏區；

去除偽柵區，以形成開口；

在所述開口的側壁上形成第一柵極；

填充開口，以在開口中形成第二柵極；

其中，對于NMOS，第一柵極的有效功函數小于第二柵極的有效功函數，對于PMOS，第一柵極的有效功函數大于第二柵極的有效功函數。

可選的，所述第一柵極的柵長范圍各為2-40nm。

可選的，所述第一柵極為第一功函數調節層。

可選的，形成第二柵極的步驟包括：在開口的內表面上形成第二功函數調節層，并以第三金屬層填充開口，以形成第二柵極。

可選的，對于NMOS器件，第一功函數調節層的有效功函數小于4.6eV，對于PMOS器件，第一功函數調節層的有效功函數大于4.6eV。

本發明實施例提供的半導體器件及其制造方法，在源漏區內側的柵介質層上形成了第一柵極，并在第一柵極之間的柵介質層上形成了第二柵極，由于第一柵極和第二柵極具有不同的有效功函數，在器件上電后，第一柵極的閾值電壓小于第二柵極的閾值電壓，在第二柵極的器件導通之前，會在第一柵極下的襯底中感應出載流子變多的區域，相當于形成了源漏延伸區，該源漏延伸區的結深很淺，能有效抑制短溝道效應，降低器件的靜態功耗，提高器件的性能。

附圖說明

本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中：

圖1示出了根據本發明實施例的半導體器件的結構示意圖；

圖2示出了根據本發明實施例的半導體器件上電時的結構示意圖；

圖3示出了根據本發明實施例的半導體器件的制造方法的流程圖；

圖4-12示出了根據本發明實施例的半導體器件的各個形成階段的結構示意圖。

具體實施方式

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。