[發(fā)明專利]一種適用于有限IO資源的FPGA的AES加解密方法及電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201410737903.8
• 申請(qǐng)日: 2014-12-05
• 公開（公告）號(hào): CN105721139B
• 公開（公告）日: 2019-05-07
• 發(fā)明（設(shè)計(jì)）人: 廖超;陸峰
• 申請(qǐng)（專利權(quán)）人: 上海航天有線電廠有限公司
• 主分類號(hào): H04L9/06
• 分類號(hào): H04L9/06
• 代理公司: 上?？剖⒅R(shí)產(chǎn)權(quán)代理有限公司 31225
• 代理人: 宣慧蘭

本發(fā)明涉及一種適用于有限IO資源的FPGA的AES加解密方法，包括以下步驟：1)數(shù)據(jù)處理模塊接收輸入數(shù)據(jù)并緩存到輸入緩存區(qū)中；2)FPGA芯片通過控制命令將輸入緩存區(qū)中的數(shù)據(jù)送入加密單元或解密單元中；3)FPGA芯片通過控制命令將加密或解密完成的數(shù)據(jù)送到輸出緩存區(qū)；4)FPGA芯片通過控制命令將輸出緩存中的數(shù)據(jù)讀出；5)通過狀態(tài)管理器和命令模塊發(fā)送系統(tǒng)狀態(tài)信號(hào)。與現(xiàn)有技術(shù)相比，本發(fā)明具有節(jié)省IO資源、程序可移植性強(qiáng)等優(yōu)點(diǎn)。

技術(shù)領(lǐng)域

本發(fā)明涉及通信領(lǐng)域，尤其是涉及一種適用于有限IO資源的FPGA的AES加解密方法及電路。

背景技術(shù)

隨著物聯(lián)網(wǎng)的發(fā)展，射頻通信逐漸成為一種常見的信息交換方式。伴隨著現(xiàn)代化的發(fā)展，這種信息交換方式的安全性越為越受到各方面的威脅，因此有必要對(duì)物聯(lián)網(wǎng)框架下的射頻通信方式進(jìn)行信息加密保護(hù)。信息加密技術(shù)是保障信息安全的核心技術(shù)。在物聯(lián)網(wǎng)通信鏈路系統(tǒng)中主要采用的是傳輸加密。信息加密算法有很多種，目前在數(shù)據(jù)通信使用最普遍的算法有AES算法。AES加密算法即密碼學(xué)中的高級(jí)加密標(biāo)準(zhǔn)(Advanced EncryptionStandard，AES)，又稱Rijindael加密法，是美國聯(lián)邦政府采用的一種區(qū)塊加密標(biāo)準(zhǔn)。

AES加密過程是在一個(gè)4X4的字節(jié)矩陣上運(yùn)行，這個(gè)矩陣又稱為“體(state)”，其初值就是一個(gè)明文區(qū)塊(矩陣中一個(gè)元素大小就是區(qū)塊中的一個(gè)Byte)。加密時(shí)，各輪AES加循環(huán)(除最后一輪處)均包含四個(gè)步驟：AddRoundKey，SubBytes，ShiftRows，MixColums。

AddRoundKey：此步驟中，回合密鑰將與原矩陣合并。在每次的加密循環(huán)中，都會(huì)產(chǎn)生一把回合密鑰(通過Rijndael密鑰生成方案產(chǎn)生)，這把密鑰大小會(huì)跟原矩陣一樣，以與原矩陣中每個(gè)對(duì)應(yīng)字節(jié)異或加法，在初始化的第一個(gè)回合中，State每個(gè)狀態(tài)中的字節(jié)與對(duì)應(yīng)Cipher Key的字節(jié)做異或(⊕)運(yùn)算，生成的結(jié)果做為新的State，在后續(xù)的回合中State只與該回合中的Round Key做異或運(yùn)算。

SubBytes：此步驟中，矩陣中的各個(gè)字節(jié)通過一個(gè)固定的S-BOX按公式2進(jìn)行轉(zhuǎn)換，即以State中16進(jìn)制數(shù)為腳標(biāo)去查S-BOX中值，結(jié)果替換原State中的值。

ShiftRows：此步驟是對(duì)State的每一行進(jìn)行左循環(huán)移位，移位次數(shù)與所在行n(0≤n≤3)有關(guān)，第n行移位n次。

MixColums：每一個(gè)起先的四個(gè)字節(jié)通過線性變換互相結(jié)合。每一直行的四個(gè)元素分別當(dāng)作1，x，x²，x³的系數(shù)，合并即為GF(2⁸)中的一個(gè)多項(xiàng)式，接著將此多項(xiàng)式和一個(gè)固定的多項(xiàng)式c(x)＝3x³+x²+x+2在modulox⁴+1下相乘。

在現(xiàn)有技術(shù)條件下使用FPGA實(shí)現(xiàn)AES加密和解密的過程中，需要使用大量的IO引腳資源，一方面會(huì)使器件成本大大提高，另一方面當(dāng)FPGA的數(shù)據(jù)引腳有限時(shí)，因AES加密和解密所需的引腳數(shù)目很多，不能滿足AES加密和解密的需求。

發(fā)明內(nèi)容

本發(fā)明的目的就是為了克服上述現(xiàn)有技術(shù)存在的缺陷而提供一種節(jié)省IO資源、程序可移植性強(qiáng)的適用于有限IO資源的FPGA的AES加解密方法及電路。

本發(fā)明的目的可以通過以下技術(shù)方案來實(shí)現(xiàn)：

一種適用于有限IO資源的FPGA的AES加解密方法，包括以下步驟：

1)數(shù)據(jù)處理模塊接收輸入數(shù)據(jù)并緩存到輸入緩存區(qū)中；

2)FPGA芯片通過控制命令將輸入緩存區(qū)中的數(shù)據(jù)送入加密單元或解密單元中；

3)FPGA芯片通過控制命令將加密或解密完成的數(shù)據(jù)送到輸出緩存區(qū)；