[發明專利]一種適用于有限IO資源的FPGA的AES加解密方法及電路

有效

• 申請號: 201410737903.8
• 申請日: 2014-12-05
• 公開（公告）號: CN105721139B
• 公開（公告）日: 2019-05-07
• 發明（設計）人: 廖超;陸峰
• 申請（專利權）人: 上海航天有線電廠有限公司
• 主分類號: H04L9/06
• 分類號: H04L9/06
• 代理公司: 上?？剖⒅R產權代理有限公司 31225
• 代理人: 宣慧蘭

1.一種適用于有限IO資源的FPGA的AES加解密方法，其特征在于，包括以下步驟：

1)數據處理模塊接收輸入數據并緩存到輸入緩存區中，具體包括以下步驟：

11)判斷復位信號r是否為1，若是，復位所有寄存器，回到步驟11)；若否，進行步驟12)；

12)判斷寫地址初始化信號a1是否為1，若是，輸入緩存寫地址指針復位，返回步驟11)；若否，則進行步驟13)；

13)判斷輸入緩存使能信號E_i是否處于下降沿，若是，將接收到的數據寫入輸入緩存器，地址指針自加1；若否，返回步驟11)；

2)FPGA芯片通過控制命令將輸入緩存區中的數據送入加密單元或解密單元中；

3)FPGA芯片通過控制命令將加密或解密完成的數據送到輸出緩存區；

4)FPGA芯片通過控制命令將輸出緩存中的數據讀出；

5)通過狀態管理器和命令模塊發送系統狀態信號。

2.根據權利要求1所述的一種適用于有限IO資源的FPGA的AES加解密方法，其特征在于，所述的步驟2)具體包括以下步驟：

21)判斷復位信號r是否為1，若是，復位所有寄存器，回到步驟21)，若否，進行步驟22)；

22)判斷讀地址初始化信號a2是否為1，若是，復位輸入緩存寫地址指針復位，返回步驟21)，若否，則進行步驟23)；

23)判斷數據有效信號v1是否為1，若是，進行步驟24)，若否，進行步驟26)；

24)判斷時鐘信號c是否為下降沿，若是，進行步驟25)，若否，回到步驟21)；

25)讀出緩存器中地址指針指向地址的內容，送往AES加密單元，地址指針自加1，回到步驟21)；

26)判斷密鑰有效信號v2是否為1，若是，進行步驟27)，若否，回到步驟21)；

27)判斷時鐘信號c是否為下降沿，若是，進行步驟28)，若否，回到步驟21)；

28)讀出緩存器中地址指針指向地址的內容，送往AES解密單元，地址指針自加1，回到步驟21)。

3.根據權利要求1所述的一種適用于有限IO資源的FPGA的AES加解密方法，其特征在于，所述的步驟3)具體包括以下步驟：

31)判斷復位信號r是否為1，若是，復位所有寄存器，回到步驟31)；若否，進行步驟32)；

32)判斷數據信號v3是否為1，若是，進行步驟33)；若否，回到步驟31)；

33)判斷讀地址初始化信號a3是否為1，若是，復位輸出緩存寫地址指針，返回步驟31)；若否，則進行步驟34)；

34)判斷輸入緩存使能信號E_o是否處于下降沿，若是，將接收到的數據寫入輸出緩存器，地址指針自加1；若否，返回步驟31)。

4.根據權利要求1所述的一種適用于有限IO資源的FPGA的AES加解密方法，其特征在于，所述的步驟4)具體包括以下步驟：

41)判斷復位信號r是否為1，若是，復位所有寄存器，回到步驟41)，若否，進行步驟42)；

42)判斷數據類型選擇信號s是否為1，若是，則讀出信號為加密數據，進行步驟43)，若否，則讀出信號為解密數據，進行步驟46)；

43)判斷讀地址初始化信號a4是否為1，若是，復位讀地址指針，回到步驟41)，若否，進行步驟44)；

44)判斷時鐘信號c是否為下降沿，若是，進行步驟45)，若否，回到步驟41)；

45)讀出緩存器中地址指針指向地址的內容，送往數據IO端口，地址指針自加1，回到步驟41)；

46)判斷時鐘信號c是否為下降沿，若是，進行步驟47)，若否，回到步驟41)；

47)讀出緩存器中地址指針指向地址的內容，送往數據IO端口，地址指針自加1，回到步驟41)。