[發明專利]測試包含多個相位旋轉器的集成電路設計

在審

• 申請號: 201410736228.7
• 申請日: 2014-12-04
• 公開（公告）號: CN104778295A
• 公開（公告）日: 2015-07-15
• 發明（設計）人: R.G.杰羅維茨;S.B.希金斯;J.A.亞丹扎
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邸萬奎

技術領域

本發明涉及集成電路測試，更具體地涉及測試相位旋轉器(phase?rotators)。

背景技術

高速鏈路采用成熟的模擬電路和邏輯以獲得性能目標，并在很多情況中采用多個校準的本地時鐘以在最大化數據傳送和捕獲余量(margin)的同時傳輸數據。相位旋轉器電路通常用于產生多個本地時鐘。相位旋轉器如時鐘混相器(clock?phase?rotators)一樣工作，并提供從少得多的高精度根相位中創建、操縱和校準緊密定時的時鐘邊緣的機制。例如，相位旋轉器可被設計為使用僅16個可選的輸入相位提供128個輸出相位。此外，相位旋轉器結構的緊湊特性允許多個相位旋轉器放置在高速鏈路中。例如，可以為每個數據比特/線(lane)利用獨立的Rx(讀)和Tx(寫)時鐘相位旋轉器實現DDR數據鏈路，并且可以為數字同步和校準提供附加的相位旋轉器。

制造缺陷具有使相位旋轉器完全失效的可能性，如此，通常要針對這樣的缺陷進行測試。然而，要確保相位旋轉器設計中不存在制造缺陷是非常困難的。制造測試器通常沒有足夠精細的分辨率來辨認相位旋轉器是否以其功能速度合適地操作，因為制造測試器通常以低于相位旋轉器操作的速度操作。而且，一些制造測試器沒有足夠精細的粒度來辨認相位旋轉器的單獨步增進。因此，制造測試的質量被降低以匹配制造測試器的質量，或者僅用于測試的邏輯被插入到設計中。這是低效的，因為降低制造測試的質量可能導致從制造商放出缺陷部件，并且向設計中插入僅用于測試的邏輯增大了面積和功耗要求。

發明內容

在本發明的第一方面中，存在用于測試相位旋轉器的電路。所述電路包括比較元件，其包括第一輸入端和第二輸入端，其中所述比較元件被配置為將提供在所述第一輸入端的第一信號的第一相位與提供在所述第二輸入端的第二信號的第二相位進行比較。所述電路還包括連接到所述第一輸入端的第一測試總線以及連接到所述第二輸入端的第二測試總線。

在本發明的另一方面中，存在一種用于測試相位旋轉器的系統。所述系統包括連接到比較元件的第一輸入端的第一測試總線以及連接到所述比較元件的第二輸入端的第二測試總線。所述系統還包括控制電路，其被配置為：選擇性地將第一相位源連接到所述第一測試總線；選擇性地將第二相位源連接到所述第二測試總線，所述第二相位源包括多個相位旋轉器之一的輸出；存儲所述比較元件的輸出；以及向所述多個相位旋轉器提供輸入。

在本發明的另一方面中，一種測試相位旋轉器的方法包括將第一相位源連接到比較元件的第一輸入端。所述方法還包括將第二相位源連接到比較元件的第二輸入端，其中所述第二相位源包括選擇性地可連接到所述第二輸入的多個相位旋轉器之一的輸出。所述方法還包括生成所述第一相位源與所述第二相位源之間的相位關系的期望值。所述方法還包括將所述期望值與所述比較元件的輸出進行比較。

在本發明的另一方面中，提供一種有形地實現在機器可讀存儲介質中的設計結構，用于設計、制造或測試集成電路。所述設計結構包括本發明的結構。在其它實施例中，編碼在機器可讀數據存儲介質上的硬件描述語言(HDL)設計結構包括元件，當在計算機輔助設計系統中處理時，所述元件生成用于測試相位旋轉器的電路的機器可執行表示(representation)，該電路包括本發明的結構。在其它實施例中，提供了計算機輔助設計系統中的方法，用于生成用于測試相位旋轉器的電路的功能設計模型。所述方法包括生成用于測試相位旋轉器的電路的結構元件的功能表示。

附圖說明

下面參照標注的多個附圖、通過本發明的示例實施例的非限定性示例在更詳細的描述中說明本發明。

圖1a示出了相位旋轉器，圖1b示出了與相位旋轉器關聯的波形；

圖2示出了高速鏈路內的模擬域；

圖3示出了根據本發明的方面的相位旋轉器測試結構；

圖4示出了根據本發明的方面的用于相位旋轉器測試結構的示例邏輯功能；

圖5示出了根據本發明的方面的相位旋轉器測試結構；

圖6和圖7示出了根據本發明的方面的處理流；

圖8a-圖8c示出了根據本發明的方面的示例相位對和輸出；

圖9-圖12示出了根據本發明的方面的相位旋轉器測試結構；

圖13和圖14示出了根據本發明的方面的處理流；

圖15示出了根據本發明的方面的相位旋轉器測試結構；

圖16示出了根據本發明的方面的處理流；