[發(fā)明專利]一種高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元

有效

• 申請?zhí)枺?/td>: 201410712195.2
• 申請日: 2014-11-27
• 公開（公告）號: CN104392745A
• 公開（公告）日: 2015-03-04
• 發(fā)明（設(shè)計(jì)）人: 張國和;曾云霖;段國棟
• 申請（專利權(quán)）人: 西安交通大學(xué)
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 西安通大專利代理有限責(zé)任公司 61200
• 代理人: 陸萬壽

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路技術(shù)領(lǐng)域，涉及一種SRAM單元，具體涉及一種高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元。

背景技術(shù)

隨著工藝技術(shù)的不斷發(fā)展，時鐘頻率也不斷加快，集成電路的關(guān)鍵尺寸不斷減小，器件敏感結(jié)點(diǎn)臨界電荷也隨之減小，單粒子效應(yīng)引起的軟錯誤將更加顯著。和組合邏輯電路相比，存儲器和鎖存器更容易受到單粒子翻轉(zhuǎn)的影響。對于應(yīng)用于特殊領(lǐng)域(航天航空、軍事等)的存儲芯片來說，有必要對存儲單元采取抗輻照加固措施。高性能的存儲單元應(yīng)該具有臨界電荷大，讀寫速度快，翻轉(zhuǎn)恢復(fù)時間短，功耗低的特點(diǎn)。Jahinuzzaman發(fā)表的(Jahinuzzaman?S?M，Rennie?D?J，Sachdev?M.A?soft?error?tolerant?10T?SRAM?bit-cell?with?differential?read?capability[J].Nuclear?Science，IEEE?Transactions?on?Nuclear?Science，2009，56(6)：3768-3773.)^[1]中提到的Quatro-10T單元靜態(tài)功耗和靜態(tài)噪聲容限高的特點(diǎn)，但是寫入延遲較大，并且存儲節(jié)點(diǎn)對不同電平的翻轉(zhuǎn)恢復(fù)能力有很大的差別，存儲節(jié)點(diǎn)難以從低電平到高電平的跳變中恢復(fù)，控制節(jié)點(diǎn)難以從高電平到低電平的跳變中恢復(fù)。Whitaker發(fā)表的(S.Whitaker，J.Canaris?and?K.Liu，“SEU?Hardened?Memory?Cells?for?a?CCSDS?Reed?Solomon?Encoder，”IEEE?Transactions?on?Nuclear?Science，vol.38，No.6，pp.1471-1477，Dec.1991.)^[2]中提到的WHIT單元具有很好的單粒子翻轉(zhuǎn)穩(wěn)定性，但是電路中存在DC通路，靜態(tài)功耗非常大。Zhang發(fā)表的(Guohe?Zhang，Jun?Shao，F(xiàn)eng?Liang?and?Dongxuan?Bao，“A?novel?single?event?upset?hardened?CMOS?SRAM?cell，”IEICE?Electronics?Express，Vol.9，No，3，140-145，2012.)^[3]中提到的存儲單元，具有恢復(fù)時間短的優(yōu)點(diǎn)，但寫入時間較長，面積花費(fèi)大。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供了一種高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元，該SRAM單元寫入時間短，并且恢復(fù)時間短。

為達(dá)到上述目的，本發(fā)明所述的高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元包括脈沖信號輸入端、信號輸入端、信號輸出端、第一存儲節(jié)點(diǎn)、第二存儲節(jié)點(diǎn)、第一控制節(jié)點(diǎn)、第二控制節(jié)點(diǎn)、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管及電源VDD；

所述第一PMOS管的柵極及漏極分別與第二控制節(jié)點(diǎn)及第一控制節(jié)點(diǎn)相連接，第一PMOS管的源極及襯底與電源VDD相連接；

所述第二PMOS管的柵極及漏極分別與第一控制節(jié)點(diǎn)及第二控制節(jié)點(diǎn)相連接，第二PMOS管的源極及襯底與電源VDD相連接；

所述第三PMOS管的柵極及漏極分別與第一控制節(jié)點(diǎn)及第五PMOS管的源極相連接，第三PMOS管的源極及襯底與電源VDD相連接；

所述第四PMOS管的柵極及漏極分別與第二控制節(jié)點(diǎn)及第六PMOS管的源極相連接，第四PMOS管的源極及襯底與電源VDD相連接；

所述第五PMOS管的柵極接地，第五PMOS管的漏極及襯底分別與第一存儲節(jié)點(diǎn)及電源VDD相連接；

所述第六PMOS管的柵極接地，第六PMOS管的漏極及襯底分別與第二存儲節(jié)點(diǎn)及電源VDD相連接；

所述第一NMOS管的柵極及漏極分別與第二存儲節(jié)點(diǎn)及第一存儲節(jié)點(diǎn)相連接，第一NMOS管的源極及襯底接地；

所述第二NMOS管的柵極及漏極分別與第一存儲節(jié)點(diǎn)及第二存儲節(jié)點(diǎn)相連接，第二NMOS管的源極及襯底接地；

所述第三NMOS管的柵極及漏極分別與第一存儲節(jié)點(diǎn)及第一控制節(jié)點(diǎn)相連接，第三NMOS管的源極及襯底接地；

所述第四NMOS管的柵極及漏極分別與第二存儲節(jié)點(diǎn)及第二控制節(jié)點(diǎn)相連接，第四NMOS管的源極及襯底接地；