[發明專利]一種高寫入速度低靜態功耗抗單粒子翻轉的SRAM單元

有效

• 申請號: 201410712195.2
• 申請日: 2014-11-27
• 公開（公告）號: CN104392745A
• 公開（公告）日: 2015-03-04
• 發明（設計）人: 張國和;曾云霖;段國棟
• 申請（專利權）人: 西安交通大學
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 陸萬壽

1.一種高寫入速度低靜態功耗抗單粒子翻轉的SRAM單元，其特征在于，包括脈沖信號輸入端、信號輸入端、信號輸出端、第一存儲節點(A)、第二存儲節點(B)、第一控制節點(C)、第二控制節點(D)、第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)、第六NMOS管(N6)、第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第五PMOS管(P5)、第六PMOS管(P6)及電源VDD；

所述第一PMOS管(P1)的柵極及漏極分別與第二控制節點(D)及第一控制節點(C)相連接，第一PMOS管(P1)的源極及襯底與電源VDD相連接；

所述第二PMOS管(P2)的柵極及漏極分別與第一控制節點(C)及第二控制節點(D)相連接，第二PMOS管(P2)的源極及襯底與電源VDD相連接；

所述第三PMOS管(P3)的柵極及漏極分別與第一控制節點(C)及第五PMOS管(P5)的源極相連接，第三PMOS管(P3)的源極及襯底與電源VDD相連接；

所述第四PMOS管(P4)的柵極及漏極分別與第二控制節點(D)及第六PMOS管(P6)的源極相連接，第四PMOS管(P4)的源極及襯底與電源VDD相連接；

所述第五PMOS管(P5)的柵極接地，第五PMOS管(P5)的漏極及襯底分別與第一存儲節點(A)及電源VDD相連接；

所述第六PMOS管(P6)的柵極接地，第六PMOS管(P6)的漏極及襯底分別與第二存儲節點(B)及電源VDD相連接；

所述第一NMOS管(N1)的柵極及漏極分別與第二存儲節點(B)及第一存儲節點(A)相連接，第一NMOS管(N1)的源極及襯底接地；

所述第二NMOS管(N2)的柵極及漏極分別與第一存儲節點(A)及第二存儲節點(B)相連接，第二NMOS管(N2)的源極及襯底接地；

所述第三NMOS管(N3)的柵極及漏極分別與第一存儲節點(A)及第一控制節點(C)相連接，第三NMOS管(N3)的源極及襯底接地；

所述第四NMOS管(N4)的柵極及漏極分別與第二存儲節點(B)及第二控制節點(D)相連接，第四NMOS管(N4)的源極及襯底接地；

所述第五NMOS管(N5)的柵極、漏極及源極分別與時鐘信號輸入端、第一存儲節點(A)及信號輸入端相連接，第五NMOS管(N5)的襯底接地；

所述第六NMOS管(N6)的柵極、漏極及源極分別與時鐘信號輸入端、第二存儲節點(B)及信號輸出端相連接，第六NMOS管(N6)的襯底接地。

2.根據權利要求1所述的高寫入速度低靜態功耗抗單粒子翻轉的SRAM單元，其特征在于，信號寫入和讀出時，通過時鐘信號輸入端輸出的時鐘信號控制第五NMOS管(N5)和第六NMOS管(N6)進行信號寫入和信號讀出。

3.根據權利要求1所述的高寫入速度低靜態功耗抗單粒子翻轉的SRAM單元，其特征在于，所述第一PMOS管(P1)、第二PMOS管(P2)、第一NMOS管(N1)及第二NMOS管(N2)組成了一個存儲單元的存儲主體結構，第三PMOS管(P3)、第四PMOS管(P4)、第四NMOS管(N4)及第三NMOS管(N3)組成了存儲單元主體結構的負反饋回路。