[發明專利]半導體器件及其制造方法

在審

• 申請號: 201410708431.3
• 申請日: 2014-11-27
• 公開（公告）號: CN105702726A
• 公開（公告）日: 2016-06-22
• 發明（設計）人: 鐘匯才;趙超;朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

一種半導體器件，包括第一器件層和位于所述第一器件層之上的第二器件層，其中第一器件層包括襯底上的第一多個鰭片結構、以及橫跨所述第一多個鰭片結構的第一柵極堆疊結構，第二器件層包括第二多個鰭片結構、以及橫跨所述第二多個鰭片結構的第二柵極堆疊結構，其中，第二多個鰭片結構的每一個第二鰭片位于第一多個鰭片結構的相鄰兩個第一鰭片之間。依照本發明的半導體器件及其制造方法，在底部器件層的多個鰭片之間區域之上形成了包含多個鰭片和柵極的頂部器件層，合理利用了FinFET器件鰭片之間的區域，提高了器件的驅動能力而避免了增大芯片面積，有效提高了器件整體性能。

技術領域

本發明涉及一種半導體器件及其制造方法，特別是涉及一種包括垂直堆疊3D結構的多層FinFET及其制造方法。

背景技術

隨著器件尺寸等比例縮減至22nm技術以及以下，諸如鰭片場效應晶體管(FinFET)和三柵(tri-gate)器件的三維多柵器件成為最有前途的新器件技術之一，這些結構增強了柵極控制能力、抑制了漏電與短溝道效應。

對于傳統工藝而言，通過如下的步驟來對包括FinFET、tri-gate器件的CMOS器件進行柵極圖形化以及形成接觸，以便實現隔離的功能器件：

1、采用布線-切割(line-and-cut)雙光刻圖形化技術以及隨后刻蝕柵極堆疊來對柵極圖形化；

2、采用統一特征尺寸和節距(pitch)來沿一個方向印刷用于柵極圖形化的平行線條；

3、僅在預定的網格節點處布置柵極線端(尖端)；

4、通過在形成器件間絕緣介質層之后光刻以及刻蝕來形成用于器件柵極電極和源/漏極的導電接觸孔。

上述方法具有一些優點：

1、簡化了適用于特殊照明模式的光刻；

2、消除了使光刻、刻蝕和OPC復雜化的許多鄰近效應。

FinFET和三柵器件與平面CMOS器件不同，是三維器件。通常，通過選擇性干法或者濕法刻蝕在體襯底或者SOI襯底上形成半導體鰭片，然后橫跨鰭片而形成柵極堆疊。三維三柵晶體管在垂直鰭片結構的三個側邊上均形成了導電溝道，由此提供了“全耗盡”運行模式。三柵晶體管也可以具有連接起來的多個鰭片以增大用于更高性能的總驅動能力。

然而，隨著FinFET器件進入22nm技術節點并且進一步縮減，鰭片的尺寸變得越來越小，例如僅約10～30nm。FinFET三維器件的鰭片與柵極電極之間的節距變得越來越小，使得圖形化刻蝕和填充工藝變得越來越困難。因此，傳統的二維陣列排布的多個FinFET陣列構成的器件的集成度受限于用于形成電接觸和電互連的工藝。

發明內容

由上所述，本發明的目的在于克服上述技術困難，提高器件的集成度。

為此，本發明提供了一種半導體器件，包括第一器件層和位于所述第一器件層之上的第二器件層，其中第一器件層包括襯底上的第一多個鰭片結構、以及橫跨所述第一多個鰭片結構的第一柵極堆疊結構，第二器件層包括第二多個鰭片結構、以及橫跨所述第二多個鰭片結構的第二柵極堆疊結構，其中，第二多個鰭片結構的每一個第二鰭片位于第一多個鰭片結構的相鄰兩個第一鰭片之間。

其中，所述第二多個鰭片結構的鰭片之間的節距等于所述第一多個鰭片結構的鰭片之間的節距。

其中，第二多個鰭片結構的每一個第二鰭片位于第一多個鰭片結構的相鄰兩個第一鰭片之間的正中處。

其中，所述第二柵極堆疊結構與第一柵極堆疊結構垂直對準并且具有相同的節距。

其中，第二柵極堆疊結構和第一柵極堆疊結構均包括各自的柵極絕緣層和柵極導電層，相鄰器件層的柵極導電層之間通過各自的柵極絕緣層而絕緣隔離。