[發明專利]一種超高采樣率可重現數據采集系統

在審

• 申請號: 201410701064.4
• 申請日: 2014-11-28
• 公開（公告）號: CN104597802A
• 公開（公告）日: 2015-05-06
• 發明（設計）人: 周敏
• 申請（專利權）人: 蘇州工業職業技術學院
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 上海漢聲知識產權代理有限公司 31236
• 代理人: 胡晶

1.一種超高采樣率可重現數據采集系統，其特征在于，包括一模數轉換芯片、嵌入式CPU、FPGA處理單元以及數據存儲器，所述FPGA處理單元包括ADC接口模塊、多相位時鐘產生模塊、數據處理模塊、MIG內存接口模塊、CPU數據讀寫模塊以及CPU控制寄存器；

所述嵌入式CPU用于向所述CPU控制寄存器中寫入采集相位信號和采集開始信號；

CPU控制寄存器用于將所述采集相位信號和采集開始信號傳送給所述多相位時鐘產生模塊；所述多相位時鐘產生模塊用于根據接收的采集開始信號產生n個相位相差為2π/n的時鐘信號，并根據接收的采集相位信號選取該n個時鐘信號中的第i路信號輸入所述模數轉換芯片，i、n為正整數，且1≤i≤n；

所述模數轉換芯片用于根據收到的第i路時鐘信號進行數據采集并將采集的第i路數據輸入所述ADC接口模塊；

所述ADC接口模塊用于對采集的第i路數據進行數據緩存和時鐘同步處理，并將處理后的第i路數據輸入所述數據處理模塊；

所述MIG內存接口模塊用于對所述數據存儲器中的第i路數據進行讀寫操作；

所述數據存儲器用于存儲所述MIG內存接口模塊寫入的第i路數據；

所述數據處理模塊用于對輸入的處理后的第i路數據進行濾波降噪處理得到濾波降噪的第i路數據，同時所述數據處理模塊將濾波降噪的第i路數據與所述MIG內存接口模塊讀取的來自數據存儲器的第i路數據進行加權平均運算，得到加權平均后的第i路數據，并通過所述MIG內存接口模塊將加權平均后的第i路數據寫入數據存儲器；

其中，所述模數轉換芯片為低速率ADC模數轉換芯片，每次數據采集時，所述嵌入式CPU通過所述FPGA處理單元控制所述模數轉換芯片完成n個時鐘信號的n路數據采集并將得到的n路數據分別寫入數據存儲器；

所述CPU數據讀寫模塊用于將所述數據存儲器中的n路數據按相位組合，得到最終的高分辨率采樣數據，并通過CPU控制寄存器將最終的高分辨率采樣數據數據輸入嵌入式CPU。

2.根據權利要求1所述的超高采樣率可重現數據采集系統，其特征在于，所述多相位時鐘產生模塊包括一相位選擇寄存器及一DCM時鐘管理單元，所述DCM時鐘管理單元用于根據接收的采集開始信號產生n個相位相差為2π/n的時鐘信號，并將該n路時鐘信號輸入所述相位選擇寄存器；所述相位選擇寄存器根據接收的采集相位信號將該n個時鐘信號中的第i路時鐘信號輸入所述模數轉換芯片。

3.根據權利要求1所述的超高采樣率可重現數據采集系統，其特征在于，數據存儲器包括n個數據存儲區，分別為相位0數據存儲區至相位n數據存儲區；其中，相位i數據存儲區用于存儲第i路時鐘信號作用下寫入的數據。

4.根據權利要求1所述的超高采樣率可重現數據采集系統，其特征在于，所述數據處理模塊進行的加權平均運算具體為：將相位i新采集的數據與系數w0相乘，將所述數據存儲器存儲的相位i的數據與w1相乘，再將兩路相乘后的數據相加，即得到加權平均后的相位i的新數據。