[發明專利]半導體器件制造方法

在審

• 申請號: 201410693479.1
• 申請日: 2014-11-26
• 公開（公告）號: CN104392956A
• 公開（公告）日: 2015-03-04
• 發明（設計）人: 周建華
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 王宏婧

技術領域

本發明涉及集成電路制造領域，特別涉及一種半導體器件制造方法。

背景技術

隨著超大規模集成電路技術的迅速發展，MOSFET器件的尺寸在不斷減小，包括MOSFET器件溝道長度的減小，柵氧化層厚度的減薄等，以獲得更快的速度。但隨著超大規模集成電路技術的發展，至超深亞微米級特別是90納米及以下技術節點時，減小溝道長度會帶來一系列問題。為了控制短溝道效應，會在溝道中摻以較高濃度的雜質，這會降低載流子的遷移率，從而導致器件性能下降。也就是說，單純的器件尺寸減小很難滿足大規模集成電路技術的發展。因此，應力工程在廣泛研究如何提高載流子的遷移率，達到更快的器件速度，并滿足摩爾定律的規律。

上世紀80年代到90年代，學術界就已經開始基于硅基襯底實現異質結構研究，直到本世紀初才實現商業應用。其中有兩種代表性的應力應用，一種是雙軸應力技術(Biaxial?Technique)；另一種是單軸應力技術(Uniaxial?Technique)。即，采用SMT(應力記憶技術，Stress?Memorization?Technology)、nCESL(觸孔刻蝕停止層，Contact?Etch?Stop?Layer)及選擇性(或嵌入式)外延生長碳化硅(SiC)等方式，對NMOSFET的溝道施加張應力來提高電子的遷移率；采用選擇性(或嵌入式)外延生長鍺硅(SiGe)、pCESL對PMOSFET溝道施加壓應力以提高空穴的遷移率，從而提高器件的性能。

目前，對于碳化硅外延生長工藝的研究主要集中于如何提高碳化硅中碳的濃度，碳的濃度越高，晶格失配越大，產生的應力越大，對載流子遷移率的提高越顯著。另外，碳化硅越接近多晶硅的邊緣即越靠近器件溝道，應力越直接作用于器件溝道的載流子，對器件性能的提升明顯。

以上所有的研究開發都是基于硅襯底，也就是說，硅襯底提供碳化硅生長的種子，SiC沿著硅的晶格進行外延生長。但是，如圖1所示，半導體工藝中，器件之間通過STI實現電學隔離，STI中使用二氧化硅進行填充，而當STI邊緣側壁在進行嵌壁硅刻蝕工藝時，STI側壁的硅會被刻蝕掉，具體如圖2中A部分所示，A部分的STI邊緣不能給后續的SiC生長提供硅“種子”，造成STI邊緣SiC生長低落甚至缺失。

發明內容

本發明提供一種半導體器件制造方法，以解決現有技術中STI邊緣造成SiC生長低落甚至缺失的問題。

為解決上述技術問題，本發明提供一種半導體器件制造方法，包括：提供襯底，在襯底上依次沉積墊氧層和SiN層；對襯底進行淺溝槽隔離工藝以形成淺隔離溝槽；在所述襯底上淺隔離溝槽以外的區域依次沉積墊氧層和氮化硅層；進行SiN回拉工藝；對淺隔離溝槽表面進行墊氧層沉積；對淺隔離溝槽進行氧化硅填充；在襯底的有源區制造CMOS器件。

作為優選，所述進行SiN回拉工藝步驟包括：對所述氮化硅層進行濕法刻蝕，使所述SiN層接近淺隔離溝槽的一側被刻蝕掉。

作為優選，使用熱磷酸對所述氮化硅層進行濕法刻蝕。

作為優選，所述磷酸的體積百分比為85％～88％，溶液溫度為155℃～165℃。

作為優選，還包括SiN剝離工藝。

作為優選，所述在襯底的有源區制造CMOS器件步驟包括：對襯底有源區進行離子注入，以形成N型阱或P型阱；在所述N型阱或P型阱上制作柵極氧化層；形成柵極；在襯底上沉積二氧化硅層；執行I/O器件區輕摻雜離子注入，形成I/O器件輕摻雜結構；制作柵極側墻一；進行PMOS輕摻雜注入，形成PMOS器件輕摻雜結構；進行鍺硅工藝；制作柵極側墻二；進行NMOS輕摻雜注入，形成NMOS器件輕摻雜結構；進行SiC選擇性外延生長；進行源漏離子注入形成源漏極；制作金屬前介質、通孔、金屬插塞和金屬層。

作為優選，所述形成柵極步驟包括：在用于形成柵極的襯底上進行多晶硅淀積，刻蝕多晶硅形成柵極。

作為優選，所述進行SiC選擇性外延生長步驟包括：對襯底的源漏區進行刻蝕，形成凹槽；在所述凹槽內進行SiC選擇性外延生長。

與現有技術相比，本發明具有以下優點：本發明增加了SiN回拉工藝，使得SiN在橫向上被刻蝕掉一定厚度，STI的頂部寬度增大，從而可以控制后續SiC選擇性外延生長工藝中的嵌壁硅刻蝕工藝對淺溝槽隔離側壁的硅的損耗，增強SiC外延生長能力，提高SiC半導體工藝制程能力。

附圖說明

圖1為現有技術中STI工藝完成后的器件結構示意圖；

圖2為現有技術中嵌壁硅刻蝕工藝完成后半導體器件的截面示意圖；