[發(fā)明專利]一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)及其方法

有效

• 申請?zhí)枺?/td>: 201410692523.7
• 申請日: 2014-11-26
• 公開（公告）號: CN104391818B
• 公開（公告）日: 2018-08-28
• 發(fā)明（設(shè)計）人: 王翔;蔡林海
• 申請（專利權(quán)）人: 國家電網(wǎng)公司;國網(wǎng)智能電網(wǎng)研究院
• 主分類號: G06F15/17
• 分類號: G06F15/17
• 代理公司: 北京安博達知識產(chǎn)權(quán)代理有限公司 11271
• 代理人: 徐國文

本發(fā)明涉及一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)及其方法，所述系統(tǒng)包括異步并行總線接口模塊、數(shù)據(jù)緩存區(qū)、EtherCAT讀寫控制模塊、配置信息模塊和中斷脈沖合成模塊；所述數(shù)據(jù)緩存區(qū)包括A網(wǎng)數(shù)據(jù)緩存區(qū)和B網(wǎng)數(shù)據(jù)緩存區(qū)；所述系統(tǒng)分別與主控芯片和ESC芯片連接；所述方法包括啟動方法，讀EtherCAT數(shù)據(jù)方法和寫EtherCAT數(shù)據(jù)方法。本發(fā)明提高了通信的可靠性，提高主控系統(tǒng)整體的實時性。本發(fā)明避免了主控芯片因丟失一次中斷信號的下降沿后，再也無法響應(yīng)ESC芯片ET1100中斷信號的問題。

技術(shù)領(lǐng)域

本發(fā)明涉及一種雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)，具體講涉及一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)及其方法。

背景技術(shù)

EtherCAT是由一種基于標準以太網(wǎng)技術(shù)的實時工業(yè)以太網(wǎng)現(xiàn)場總線技術(shù)，最初由德國倍福公司開發(fā)，它具有傳輸容量大、傳輸速度快、實時性高、實現(xiàn)成本低、拓撲結(jié)構(gòu)靈活等特點，近年來，EtherCAT技術(shù)被廣泛應(yīng)用于工業(yè)自動化控制領(lǐng)域。隨著技術(shù)的不斷進步，目前采用單一EtherCAT網(wǎng)絡(luò)的實時控制系統(tǒng)，其可靠性已經(jīng)達到很高的水平，完全能夠滿足大多數(shù)規(guī)模和風險不大的工業(yè)控制要求，但對于部分高危險、高價值、大規(guī)模的工業(yè)控制來說還遠遠不夠，尤其是在高壓直流輸電、精密半導體制造等領(lǐng)域，由于受到惡劣的現(xiàn)場環(huán)境、較長的傳輸距離等因素干擾，EtherCAT網(wǎng)絡(luò)可能會發(fā)生無法預測的錯誤，從而引發(fā)嚴重的后果。為了增強EtherCAT網(wǎng)絡(luò)的容錯能力，提高通信的可靠性，通常的做法是采用雙冗余網(wǎng)絡(luò)的設(shè)計方式。

EtherCAT網(wǎng)絡(luò)采用主從式的通信結(jié)構(gòu)，由主站控制網(wǎng)絡(luò)周期，發(fā)送下行報文，數(shù)據(jù)幀遍歷所有從站，每個從站在數(shù)據(jù)幀經(jīng)過時，通過專用的ESC芯片(EtherCAT從站控制芯片)來處理數(shù)據(jù)幀。主控芯片(如DSP、ARM等)只需要與ESC芯片的PDI接口(過程數(shù)據(jù)接口)連接，通過異步并行總線或SPI總線來讀/寫數(shù)據(jù)，即可與其他從站實時通信，無需復雜的編解碼過程。

但是，將主控芯片與ESC芯片直連應(yīng)用時，會存在一些問題，以ET1100這款常用的ESC芯片為例加以說明：1、ET1100每個網(wǎng)絡(luò)周期都會輸出低電平的中斷信號，主控芯片一般通過檢測該中斷信號的下降沿來啟動讀/寫網(wǎng)絡(luò)數(shù)據(jù)，最后，主控芯片還需要向ET1100的一個特定地址讀/寫數(shù)，才能將ET1100的中斷信號置為高電平，清除該中斷信號。若主控芯片沒有及時向ET1100的特定地址讀/寫數(shù)，則主控芯片有可能因為無法檢測到該中斷信號的下降沿而斷網(wǎng)；2、ET1100的PDI接口速度一般為幾百納秒才可讀/寫一個16位數(shù)據(jù)，比主控芯片十幾納秒讀/寫一個16位數(shù)據(jù)慢很多，因此，主控芯片直接讀/寫ET1100時需要不停的等待，當傳輸?shù)臄?shù)據(jù)較多時，主控芯片的總線會被長時間占用，從而影響控制系統(tǒng)的實時性；3、采用雙冗余EtherCAT網(wǎng)絡(luò)的設(shè)計方式時，會進一步增加主控芯片在通信方面的開銷，使得控制系統(tǒng)整體的實時性下降。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)及其方法，添加在主控芯片與兩個ESC芯片之間，兩個ESC芯片分別連入EtherCAT網(wǎng)絡(luò)(A網(wǎng))和EtherCAT網(wǎng)絡(luò)(B網(wǎng))，兩個網(wǎng)絡(luò)互為備用，傳輸?shù)臄?shù)據(jù)完全相同。本發(fā)明具體包括以下幾個功能模塊：

1、異步并行總線接口模塊，用于將主控芯片對FPGA的讀/寫時序轉(zhuǎn)換成FPGA內(nèi)部讀/寫時序，該模塊接口速度快，主控芯片讀/寫本發(fā)明的內(nèi)部數(shù)據(jù)時無需等待。主控芯片讀數(shù)據(jù)時，異步并行總線接口模塊依據(jù)地址不同，將雙口RAM2模塊或雙口RAM4模塊中緩存的數(shù)據(jù)傳輸給主控芯片；主控芯片寫數(shù)據(jù)時，異步并行總線接口模塊依據(jù)地址不同，將數(shù)據(jù)存放到配置信息模塊中或者同時存放到雙口RAM1模塊和雙口RAM3模塊中；