[發(fā)明專利]一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)及其方法

有效

• 申請?zhí)枺?/td>: 201410692523.7
• 申請日: 2014-11-26
• 公開（公告）號: CN104391818B
• 公開（公告）日: 2018-08-28
• 發(fā)明（設(shè)計）人: 王翔;蔡林海
• 申請（專利權(quán)）人: 國家電網(wǎng)公司;國網(wǎng)智能電網(wǎng)研究院
• 主分類號: G06F15/17
• 分類號: G06F15/17
• 代理公司: 北京安博達知識產(chǎn)權(quán)代理有限公司 11271
• 代理人: 徐國文

1.一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)，其特征在于，所述系統(tǒng)包括異步并行總線接口模塊、數(shù)據(jù)緩存區(qū)、EtherCAT讀寫控制模塊、配置信息模塊和中斷脈沖合成模塊；

所述數(shù)據(jù)緩存區(qū)包括A網(wǎng)數(shù)據(jù)緩存區(qū)和B網(wǎng)數(shù)據(jù)緩存區(qū)；

所述系統(tǒng)分別與主控芯片和ESC芯片連接；

所述異步并行總線接口模塊、數(shù)據(jù)緩存區(qū)和EtherCAT讀寫控制模塊依次連接；

所述異步并行總線接口模塊、配置信息模塊和EtherCAT讀寫控制模塊依次連接；

所述異步并行總線接口模塊、中斷脈沖合成模塊和EtherCAT讀寫控制模塊依次連接；

所述A網(wǎng)數(shù)據(jù)緩存區(qū)包括雙口RAM2模塊和采用乒乓控制的雙口RAM1模塊；所述雙口RAM1模塊包括雙口RAM1_0和雙口RAM1_1兩部分；

所述B網(wǎng)數(shù)據(jù)緩存區(qū)包括雙口RAM4模塊和采用乒乓控制的雙口RAM3模塊；所述雙口RAM3模塊包括雙口RAM3_0和雙口RAM3_1兩部分；

EtherCAT讀寫控制B網(wǎng)模塊對外與ESC芯片ET1100B網(wǎng)的總線接口相連，對內(nèi)與雙口RAM4模塊、采用乒乓控制的雙口RAM3模塊、配置信息模塊以及中斷脈沖合成模塊相連。

2.如權(quán)利要求1所述的一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)，其特征在于，所述異步并行總線接口模塊對外與主控芯片的總線接口相連，對內(nèi)與所述雙口RAM1模塊、雙口RAM2模塊、雙口RAM3模塊、雙口RAM4模塊、配置信息模塊以及中斷脈沖合成模塊相連。

3.如權(quán)利要求1所述的一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)，其特征在于，EtherCAT讀寫控制A網(wǎng)模塊對外與ESC芯片ET1100A網(wǎng)的總線接口相連，對內(nèi)與雙口RAM2模塊、采用乒乓控制的雙口RAM1模塊、配置信息模塊以及中斷脈沖合成模塊相連。

4.一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫方法，其特征在于，所述方法使用EtherCAT雙網(wǎng)數(shù)據(jù)讀寫系統(tǒng)，該系統(tǒng)包括異步并行總線接口模塊、數(shù)據(jù)緩存區(qū)、EtherCAT讀寫控制模塊、配置信息模塊和中斷脈沖合成模塊，所述方法包括啟動方法，讀EtherCAT數(shù)據(jù)方法和寫EtherCAT數(shù)據(jù)方法；

所述啟動方法包括

(8.1)FPGA上電后，EtherCAT讀寫控制模塊對ESC芯片ET1100進行初始化配置，完成后，等待主控芯片下發(fā)的啟動命令字；

(8.2)主控芯片通過異步并行總線接口模塊，將下載區(qū)的數(shù)據(jù)段首地址和數(shù)據(jù)段長度以及上傳區(qū)的數(shù)據(jù)段首地址和數(shù)據(jù)段長度寫入配置信息模塊；

(8.3)主控芯片將啟動命令字寫入配置信息模塊；

(8.4)EtherCAT讀寫控制模塊接收到配置信息模塊中的啟動命令字后，啟動運行；

所述讀EtherCAT數(shù)據(jù)方法包括

(9.1)EtherCAT讀寫控制模塊等待ESC芯片ET1100輸出的低電平中斷信號；

(9.2)接收到低電平中斷信號后，EtherCAT讀寫控制模塊根據(jù)配置信息模塊中下載區(qū)的數(shù)據(jù)段首地址和數(shù)據(jù)段長度，從ESC芯片ET1100中讀取數(shù)據(jù)；

(9.3)EtherCAT讀寫控制A網(wǎng)模塊將讀出的下載區(qū)數(shù)據(jù)存入雙口RAM2模塊，EtherCAT讀寫控制B網(wǎng)模塊將讀出的下載區(qū)數(shù)據(jù)存入雙口RAM4模塊；

(9.4)讀完數(shù)據(jù)后，EtherCAT讀寫控制模塊輸出一個脈沖信號給中斷脈沖合成模塊；

(9.5)中斷脈沖合成模塊將脈沖信號合成后，輸出一個中斷脈沖給主控芯片；

(9.6)主控芯片接收到中斷脈沖后，通過異步并行總線接口模塊，從雙口RAM2模塊和雙口RAM4模塊中讀取EtherCAT數(shù)據(jù)，并選擇累加字連續(xù)、校驗和正確的數(shù)據(jù)段作為有效數(shù)據(jù)使用；

所述寫EtherCAT數(shù)據(jù)方法包括

(10.1)EtherCAT讀寫控制模塊讀完下載區(qū)數(shù)據(jù)后，立即啟動寫EtherCAT數(shù)據(jù)的流程；EtherCAT讀寫控制A網(wǎng)模塊將采用乒乓控制的雙口RAM1模塊中的上傳區(qū)數(shù)據(jù)寫入ESC芯片ET1100A網(wǎng)，EtherCAT讀寫控制B網(wǎng)模塊將采用乒乓控制的雙口RAM3模塊中的上傳區(qū)數(shù)據(jù)寫入ESC芯片ET1100B網(wǎng)；

(10.2)主控芯片接收并處理完上傳區(qū)數(shù)據(jù)后，通過異步并行總線接口模塊，將需要上傳到EtherCAT網(wǎng)絡的數(shù)據(jù)同時寫入雙口RAM1模塊和雙口RAM3模塊中；

(10.3)EtherCAT讀寫控制模塊寫完數(shù)據(jù)后，將ESC芯片ET1100的EtherCAT中斷信號清除。

5.如權(quán)利要求4所述一種EtherCAT雙網(wǎng)數(shù)據(jù)讀寫方法，其特征在于，所述EtherCAT讀寫控制由狀態(tài)機控制讀/寫數(shù)據(jù)流程，狀態(tài)機包括初始化ESC芯片ET1100、等待啟動命令、等待ET1100中斷信號、讀下載區(qū)的EtherCAT數(shù)據(jù)、發(fā)出完成讀數(shù)據(jù)的脈沖信號、寫上傳區(qū)的EtherCAT數(shù)據(jù)和清除ET1100中斷信號7種狀態(tài)。