[發明專利]基于FPGA的通用浮點矩陣處理器硬件結構

在審

• 申請號: 201410690022.5
• 申請日: 2014-11-25
• 公開（公告）號: CN104391820A
• 公開（公告）日: 2015-03-04
• 發明（設計）人: 谷夢媛;王文強;汪玉;郭開元;楊華中
• 申請（專利權）人: 清華大學
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 張大威

技術領域

本發明涉及計算機以及電子信息技術領域，特別涉及一種基于FPGA(Field－Programmable?Gate?Array，現場可編程門陣列)的通用浮點矩陣處理器硬件結構。

背景技術

近些年來，移動工作平臺如無人機，移動機器人等成為研究的熱點之一。這些設備具有很高的靈活性，廣泛應用于災難救助、地質勘測等場景中。在移動工作平臺的應用中需要進行大量矩陣運算，這對矩陣運算的速度及功耗有很高要求。例如，卡爾曼濾波器是在移動機器人定位中廣泛使用的方法，它的運算過程包含一系列矩陣操作。為了保證機器人定位實時性，這些矩陣運算需高速進行；同時為了適應移動平臺上有限的能源供給，矩陣操作應具有更低的功耗。目前，一些矩陣運算庫如MKL(Intel?Math?Kernel?Library，英特爾數學核心函數庫)，cuBLAS(NVIDIACuda?Basic?Linear?Algebra?Subroutines，英偉達基礎線性代數子程序庫)可實現基于CPU(Central?Processing?Unit，中央處理器)及GPU(Graphic?Processing?Unit，圖形處理器)的高性能矩陣運算，但其需要復雜的外圍設備支持，同時功耗較高，難以應用于移動工作平臺。此外，ASIC(Application?Specific?Integrated?Circuit，專用集成電路)可實現最好的能源效率，但其需根據具體的應用專門設計，使得系統靈活性大大降低。

現場可編程門陣列(FPGA)中有大量可并行的處理單元，同時它具有動態重構的特點，在保證高能效同時兼具設計靈活性。將FPGA用于移動工作平臺實現矩陣運算是有效的解決方案。

以往的研究工作通常使用向量處理器在FPGA上實現對矩陣運算的支持。向量處理器是在FPGA上進行高效率計算中一種廣為研究的技術。向量處理器通過利用一組通用算數邏輯單元(ALU)對向量中多個元素進行并行計算以實現加速。將矩陣分解為一維向量就可以用向量處理器實現矩陣運算。然而由于矩陣中的數據訪問模式具有二維方向性問題——例如，當進行矩陣乘法時，被操作的矩陣有沿行分解和沿列分解兩種可能，在這種情況下該設計的訪存效率較低。此外，該方法中單個矩陣操作將被分解為對若干行列進行操作的多條指令，這對主處理器的性能提出挑戰。

為了實現更高性能的矩陣運算，針對特定的矩陣運算而專門設計的矩陣運算加速器是更好的選擇。與向量處理器不同，這些加速器將每種矩陣運算的操作用專有的硬件結構實現，且引入了專門的緩存設計以支持矩陣中的多種數據訪問模式。這些加速器可以直接進行矩陣-矩陣間的運算(三級BLAS庫中所包含的運算類型)。相關技術中有一些工作針對特定的矩陣運算設計加速器，如矩陣乘法、稀疏矩陣分解等，但尚未有工作提出將加速器進行整合，在FPGA上構建一個高性能、低能耗的通用浮點矩陣計算平臺。對加速器進行整合構成通用矩陣計算平臺在技術上面臨以下兩類問題。

其一是對加速器整合時面臨的訪存模式整合的問題。一種直觀方式可以考慮通過內存管理單元的多個接口將加速器直接整合，每次計算從外部存儲器讀矩陣，執行操作后結果需寫回到外部存儲器中，這使得加速器之間不能進行片上通信而只能通過外部存儲器進行通信，而對外存的讀寫帶寬將成為計算性能提升的瓶頸。以一元矩陣運算為例，B＝op₁(A)；C＝op₂(B)；D＝op₃(C)。A是輸入矩陣，D是輸出矩陣，B和C是臨時矩陣。在直接整合方法中，B和C需在計算完成后首先被寫回到外部存儲中，再讀入緩存以進行下一步運算。最少執行時間的計算公式為：