[發(fā)明專利]一種基于處理器系統(tǒng)的FPGA驗證方法及系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201410687270.4
• 申請日: 2014-11-25
• 公開（公告）號: CN104363141B
• 公開（公告）日: 2017-12-12
• 發(fā)明（設計）人: 趙元;童元滿;李仁剛
• 申請（專利權）人: 浪潮（北京）電子信息產(chǎn)業(yè)有限公司
• 主分類號: H04L12/26
• 分類號: H04L12/26
• 代理公司: 北京安信方達知識產(chǎn)權代理有限公司11262
• 代理人: 王丹,李丹

技術領域

本發(fā)明涉及芯片設計領域，尤其涉及一種基于處理器系統(tǒng)的現(xiàn)場可編程門陣列(Field-Programmable Gate Array,FPGA)驗證方法及系統(tǒng)。

背景技術

隨著服務器應用領域的不斷發(fā)展，高端服務器的應用需求已經(jīng)進入了一個重要階段。復雜的體系結構支持高端服務器系統(tǒng)實現(xiàn)高性能指標、高安全性、高可用性、高可靠性等特點。這就需要網(wǎng)絡控制類芯片控制多路處理器系統(tǒng)，使系統(tǒng)內(nèi)部報文傳輸達到高效可靠、安全穩(wěn)定。而對于該類的控制芯片的驗證來說，多芯片系統(tǒng)的FPGA驗證是必不可少的。這種情況下的多芯片F(xiàn)PGA驗證存在兩個重要問題：一是芯片之間的復雜報文傳輸是通過有限的接口來進行，如果想在接口端確認報文傳輸情況，需要對二進制信號進行觀察分析抽象出對應的報文信息，當報文量巨大的時候，這部分工作靠FPGA的傳統(tǒng)調(diào)試手段基本無法觀測；二是FPGA系統(tǒng)驗證中往往與仿真驗證的理想環(huán)境想去甚遠，實際FPGA系統(tǒng)中芯片間的互連通路存在不確定的延時和錯誤翻轉等問題，而理想化仿真環(huán)境無法驗證出在這些問題下芯片能否正常工作。

常用的解決此類問題的方式為使用FPGA內(nèi)嵌的信號獲取邏輯或者邏輯分析儀將需要觀測的邏輯信號加以指定輸出觀測，從而判斷定位設計故障。但這樣方式具有很大的局限性，受限于FPGA本身和邏輯分析儀資源和速度，難以對大尺度時間范圍內(nèi)大數(shù)據(jù)量的信號進行實時觀測，只能對于很短時間范圍內(nèi)的信號進行觸發(fā)條件設置觀測，一旦出現(xiàn)是由于長時間范圍的故障導致的當前狀態(tài)錯誤時，此種調(diào)試方式就會束手無冊。

發(fā)明內(nèi)容

本發(fā)明提供一種基于處理器系統(tǒng)的FPGA驗證方法及系統(tǒng)，用來解決現(xiàn)有技術中基于處理器系統(tǒng)的FPGA驗證難以有效調(diào)試及定位故障的問題。

為了解決上述問題，本發(fā)明提供一種基于處理器系統(tǒng)的FPGA驗證方法，包括以下步驟：監(jiān)控模塊根據(jù)配置的待監(jiān)控的協(xié)議特征字，監(jiān)控特征協(xié)議的處理情況，若監(jiān)控到所述特征協(xié)議的處理發(fā)生錯誤時，所述監(jiān)控模塊鎖定出現(xiàn)錯誤的處理器的當前狀態(tài)，在向量表中標記出現(xiàn)錯誤的處理器對應的向量位置，并發(fā)送錯誤報告信息至接口模塊；所述接口模塊根據(jù)接收的所述錯誤報告信息，獲取并輸出出現(xiàn)錯誤的處理器的協(xié)議處理內(nèi)容以供分析。

進一步地，所述監(jiān)控模塊根據(jù)配置的待監(jiān)控的協(xié)議特征字，監(jiān)控特征協(xié)議的處理情況的過程為：通過所述接口模塊將待監(jiān)控的協(xié)議特征字配置在所述監(jiān)控模塊內(nèi)，所述監(jiān)控模塊根據(jù)所述協(xié)議特征字判斷相應的特征協(xié)議的正確性。

進一步地，所述向量表的長度與所述處理器的數(shù)量一致。

進一步地，所述錯誤報告信息包括出現(xiàn)錯誤的處理器的向量信息。

進一步地，所述接口模塊根據(jù)接收的所述錯誤報告信息，獲取并輸出出現(xiàn)錯誤的處理器的協(xié)議處理內(nèi)容以供分析的過程為：所述接口模塊根據(jù)接收的所述錯誤報告信息，讀取所述監(jiān)控模塊中的向量表，根據(jù)向量表的內(nèi)容進行地址譯碼，根據(jù)譯碼地址直接從處理器系統(tǒng)讀取所述協(xié)議處理內(nèi)容。

進一步地，所述監(jiān)控模塊的時鐘配置為系統(tǒng)時鐘。

本發(fā)明還提供一種基于處理器系統(tǒng)的FPGA驗證系統(tǒng)，與所述處理器系統(tǒng)連接，包括監(jiān)控模塊及接口模塊。所述監(jiān)控模塊，用于根據(jù)配置的待監(jiān)控的協(xié)議特征字，監(jiān)控特征協(xié)議的處理情況，若監(jiān)控到所述特征協(xié)議的處理發(fā)生錯誤時，所述監(jiān)控模塊，用于鎖定出現(xiàn)錯誤的處理器的當前狀態(tài)，在向量表中標記出現(xiàn)錯誤的處理器對應的向量位置，并發(fā)送錯誤報告信息至接口模塊；所述接口模塊，用于根據(jù)接收的所述錯誤報告信息，獲取并輸出出現(xiàn)錯誤的處理器的協(xié)議處理內(nèi)容以供分析。

進一步地，所述監(jiān)控模塊包括特征檢測單元、系統(tǒng)控制單元、向量保存單元及向量輸出單元。所述特征檢測單元，用于通過所述接口模塊配置待監(jiān)控的協(xié)議特征字，并監(jiān)控特征協(xié)議的處理情況；所述向量保存單元，用于在所述特征檢測單元監(jiān)控到所述特征協(xié)議的處理發(fā)生錯誤時，在向量表中標記出現(xiàn)錯誤的處理器對應的向量位置；所述系統(tǒng)控制單元，用于鎖定出現(xiàn)錯誤的處理器的當前狀態(tài)；所述向量輸出單元，用于將錯誤報告信息發(fā)送至所述接口模塊。

進一步地，所述向量表的長度與所述處理器的數(shù)量一致。

進一步地，所述錯誤報告信息包括出現(xiàn)錯誤的處理器的向量信息。