[發(fā)明專利]采用緊湊多波形表示的電路設(shè)計評估

在審

• 申請?zhí)枺?/td>: 201410683289.1
• 申請日: 2014-11-24
• 公開（公告）號: CN104699883A
• 公開（公告）日: 2015-06-10
• 發(fā)明（設(shè)計）人: G·德拉斯尼;G·B·梅爾
• 申請（專利權(quán)）人: 國際商業(yè)機器公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 王茂華

技術(shù)領(lǐng)域

本發(fā)明主題的實施例總體涉及電路設(shè)計的領(lǐng)域，并且更具體地涉及用于在芯片或片上系統(tǒng)的寄存器傳輸級(RTL)設(shè)計中標識潛在缺陷的電子設(shè)計自動化(EDA)工具。

背景技術(shù)

EDA工具用于在制造之前評估芯片設(shè)計。EDA過程廣義上由兩個步驟構(gòu)成。第一步驟是RTL設(shè)計邏輯的檢查。第二步驟是從RTL設(shè)計創(chuàng)建物理電路設(shè)計。檢查設(shè)計邏輯的第一步驟可以稱作RTL設(shè)計檢查。在RTL設(shè)計檢查中，諸如VHDL(超高速集成電路硬件描述語言)或Verilog之類的語言可以用于描述并且建模電路的功能行為。RTL設(shè)計檢查自身可以分解為兩個步驟。第一步驟是靜態(tài)檢查，而第二步驟是驗證(也通常稱作動態(tài)檢查)。在靜態(tài)檢查中，分析設(shè)計的結(jié)構(gòu)而并未對設(shè)計的行為進行仿真。相反地，在驗證中，通過向設(shè)計的輸入施加測試圖形或激勵來對設(shè)計進行仿真，以嘗試窮舉地標識可能的錯誤。驗證對于復(fù)雜芯片或片上系統(tǒng)而言可能是昂貴的過程。驗證也可能是非決定性的，因為將所有可能的測試圖形施加至復(fù)雜設(shè)計的輸入通常是不可行的。

芯片和片上系統(tǒng)復(fù)雜度繼續(xù)增加，包括許多系統(tǒng)和子系統(tǒng)。這些系統(tǒng)和子系統(tǒng)可以包括多個時鐘域。時鐘域是時序邏輯元件(諸如透明鎖存器和觸發(fā)器)和與這些時序邏輯元件相關(guān)聯(lián)的組合邏輯的集合，這些時序邏輯元件由共同時鐘或者由具有共同頻率以及固定相位關(guān)系的時鐘進行時控。時鐘信號引起了諸如觸發(fā)器或透明鎖存器之類的時序邏輯的狀態(tài)改變。異步時鐘域跨越是從第一時鐘域中的設(shè)計中的時序邏輯元件或其他狀態(tài)轉(zhuǎn)換源至第二時鐘域中的時序元件的路徑，當?shù)谝粫r鐘域相對于第二時鐘域異步操作時，可以通過該路徑發(fā)生轉(zhuǎn)換。當數(shù)據(jù)信號從第一時鐘域跨越至第二時鐘域并且第一時鐘域與第二時鐘域異步時，跨越稱作異步時鐘域跨越。

發(fā)明內(nèi)容

本發(fā)明主題的實施例包括確定與寄存器傳輸級電路設(shè)計中的指示部件的輸入網(wǎng)絡(luò)相關(guān)聯(lián)的信號轉(zhuǎn)換表示的序列。信號轉(zhuǎn)換表示的序列中的每個信號轉(zhuǎn)換表示表現(xiàn)從之前信號狀態(tài)至一個或多個可能信號狀態(tài)的集合的非確定性轉(zhuǎn)換。基于指示部件確定從與輸入網(wǎng)絡(luò)相關(guān)聯(lián)的信號轉(zhuǎn)換表示的序列得到的信號轉(zhuǎn)換表示的輸出序列。確定信號轉(zhuǎn)換表示的輸出序列是否符合限制了哪個信號轉(zhuǎn)換表示能夠與其他信號轉(zhuǎn)換表示相鄰的限制。如果信號轉(zhuǎn)換表示的輸出序列符合限制，則將信號轉(zhuǎn)換表示的輸出序列與指示部件的輸出網(wǎng)絡(luò)相關(guān)聯(lián)。如果信號轉(zhuǎn)換表示的輸出序列不符合限制，則修改信號轉(zhuǎn)換表示的輸出序列以符合限制。此外，將修改的信號轉(zhuǎn)換表示的輸出序列與輸出網(wǎng)絡(luò)相關(guān)聯(lián)。

附圖說明

通過參照附圖可以更好地理解本實施例，并且很多目的、特征和優(yōu)點可以對于本領(lǐng)域技術(shù)人員而言更明顯。

圖1是描繪了采用緊湊多波形表示的示例性基于相位代數(shù)的電路設(shè)計評估的概念圖。

圖2示出了在G函數(shù)、波形與M函數(shù)之間的關(guān)系。

圖3描繪了多波形中的轉(zhuǎn)換至NTF的示例性概念映射。

圖4A至圖4B描繪了示例性NTF序列以及被編碼在序列中的信息。

圖5是描繪了在數(shù)據(jù)結(jié)構(gòu)之間關(guān)系的示例性層次的概念圖。

圖6是用于初始化基于相位代數(shù)的評估的RTL電路設(shè)計表示并且遍及設(shè)計表示傳播緊湊多波形表示的示例性操作的流程圖。

圖7示出了與示例性傳播算法相關(guān)聯(lián)的術(shù)語以及待描述的偽代碼。

圖8是用于針對基于相位代數(shù)評估來初始化電路設(shè)計表示的示例性操作的流程圖。

圖9是用于基于非確定性轉(zhuǎn)換表示的輸入序列確定輸出多波形表示的示例性操作的流程圖。

圖10是用于在RTL電路設(shè)計表示的初始化之后傳播多波形表示的示例性操作的流程圖。

圖11和圖12是用于將基于電路部件的操作應(yīng)用于信號轉(zhuǎn)換表示的序列的示例性操作的流程圖。

圖13是用于實施cwss_fix_latch運算符的示例性操作的流程圖。

圖14是用于實施cwss_path_delay運算符的示例性操作的流程圖。

圖15A至圖15B描繪了用于實施cwss_is_subset運算符的示例性操作的流程圖。

圖16至圖24是采用示例性相位標簽的電路設(shè)計評估的概念描述。

圖25描繪了示例性的基于計算機系統(tǒng)緊湊多波形的電路設(shè)計評估器。

具體實施方式