[發明專利]閃存結構、存儲陣列及其編程、擦除和讀取方法在審
| 申請號: | 201410681725.1 | 申請日: | 2015-08-04 |
| 公開(公告)號: | CN104505120A | 公開(公告)日: | 2015-07-29 |
| 發明(設計)人: | 楊光軍;胡劍;肖軍;李冰寒;江紅;孔蔚然 | 申請(專利權)人: | 上海華虹宏力半導體制造有限公司 |
| 主分類號: | G11C16/14 | 分類號: | G11C16/14;G11C16/06 |
| 代理公司: | 北京集佳知識產權代理有限公司 11227 | 代理人: | 吳敏;駱蘇華 |
| 地址: | 201203 上海市浦東新*** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 閃存 結構 存儲 陣列 及其 編程 擦除 讀取 方法 | ||
技術領域
本發明涉及存儲器技術領域,特別涉及一種閃存結構、存儲陣列及其編程、擦除和讀取方法。
背景技術
電可擦可編程只讀存儲器(閃存,Electrically?Erasable?Programmable?Read-Only?Memory)是一種以字節(Byte)為最小修改單位、可以通過電子方式多次復寫的半導體存儲設備。相比可擦可編程只讀存儲器(EPROM,Erasable?Programmable?Read-Only?Memory),閃存不需要用紫外線照射,也不需取下,就可以用特定的電壓,來抹除芯片上的信息,以便寫入新的數據。由于閃存的優秀性能以及在線上操作的便利,它被廣泛用于需要經常擦除的BIOS芯片以及閃存芯片,并逐步替代部分有斷電保留需要的隨機存取存儲器(RAM,Random?Access?Memory)芯片,甚至取代部分的硬盤功能,與高速RAM成為二十一世紀最常用且發展最快的兩種存儲技術。
閃存通常包括譯碼電路、控制電路以及存儲陣列,閃存存儲陣列由多個呈陣列排布的存儲單元構成。圖1是常見的一種閃存存儲陣列中相鄰兩個存儲單元的剖面結構示意圖。參考圖1,所述存儲單元包括襯底10、漏極11、源極12、浮柵FG以及字線WL。所述漏極11和源極12形成于所述襯底10的內部,所述漏極11連接位于所述襯底10表面的位線BL,所述源極12連接位于所述襯底10表面的源線SL,所述字線WL位于所述源線SL和所述位線BL之間,所述浮柵FG位于所述字線WL與所述漏極11連接的位線BL之間的襯底表面。
現有技術通常只利用連接同一條源線的一行存儲單元保存數據,這導致存儲單元的利用率較低,過多的閑置存儲單元占用了較大的空間,使得存儲單元組成的存儲器面積較大,且編程速度較慢。
發明內容
本發明實施例的一個方面所解決的問題是如何減小存儲器面積。
本發明實施例的另一方面所要解決的問題是如何提高存儲器編程速度。
為解決上述問題,本發明實施例提供一種閃存結構,所述閃存結構包括:包括:半導體襯底、位線結構、字線結構、浮柵結構和控制柵結構;
所述半導體襯底內部具有摻雜阱,所述摻雜阱形成源極和漏極;
所述位線結構包括位線結構一和位線結構二,分別連接漏極和源極;
所述字線結構位于所述位線結構一和位線結構二之間;
所述浮柵結構包括浮柵結構一和浮柵結構二,分別位于所述字線結構和所述位線結構之間;
所述控制柵結構包括控制柵結構一和控制柵結構二,分別位于所述浮柵結構的表面;
所述位線結構、字線結構和浮柵結構均位于所述半導體襯底的表面。
可選的,所述字線結構包括:字線介質層和字線;所述字線介質層位于所述半導體襯底的表面,所述字線位于所述字線介質層的表面。
可選地,所述浮柵結構包括:浮柵介質層和浮柵;所述浮柵介質層位于所述半導體襯底的表面,所述浮柵位于所述浮柵介質層表面。
可選地,所述半導體襯底為P型半導體襯底,所述摻雜阱為N阱。
可選地,所述浮柵結構包括:浮柵介質層和浮柵;所述浮柵介質層位于所述半導體襯底的表面,所述浮柵位于所述浮柵介質層表面。
可選地,所述的閃存結構,還包括:襯底線結構,位于襯底表面。
本發明還提供一種存儲陣列,包括:呈M行N列排布的存儲單元,2N條位線,M≥1,N≥1,且N為8的整數倍,所述存儲單元為權利要求1-6任一項所述的閃存結構;
位于第n列存儲單元中的位線結構分別連接至所述第n列存儲單元中的兩條位線,1≤n≤N;
位于同一行存儲單元的字線結構連接在一起形成字線,位于同一行存儲單元中的控制柵結構連接在一起形成控制柵線。
本發明還提供一種上述存儲陣列的編程方法,包括:
施加4V-6V的電壓至與待編程存儲單元中待編程位線結構連接的位線;
施加1μA-5μA的電流至與待編程存儲單元中非待編程位線結構連接的位線;
施加8V的電壓至所述待編程單元中與所述待編程位線結構相鄰的控制柵結構所在的控制柵線;
施加5V的電壓至所述待編程單元中與非待編程位線結構相鄰的控制柵結構所在的控制柵線;
施加1.5V的電壓至所述待編程存儲單元的字線結構所在的字線;
施加0V的電壓至位于所述待編程存儲單元連接的位線;
施加0V的電壓至除所述待編程存儲單元的控制柵結構所在的控制柵線以外的控制柵線;
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