[發明專利]時序控制電路

有效

• 申請號: 201410671728.7
• 申請日: 2014-11-21
• 公開（公告）號: CN105607719B
• 公開（公告）日: 2018-09-11
• 發明（設計）人: 彭勃;蘇聰賢
• 申請（專利權）人: 鴻富錦精密工業(武漢)有限公司;鴻海精密工業股份有限公司
• 主分類號: G06F1/26
• 分類號: G06F1/26
• 代理公司: 深圳市賽恩倍吉知識產權代理有限公司 44334
• 代理人: 謝志為

1.一種時序控制電路，用于控制一管理芯片的時序，該時序控制電路包括：

第一比較器，所述第一比較器的第一輸入端經第一電阻連接于第一電壓輸入端，所述第一比較器的第一輸入端還經第二電阻接地，所述第一比較器的第二輸入端連接第一參考電壓端；

第二比較器，所述第二比較器的第一輸入端經第三電阻連接于第二電壓輸入端，所述第二比較器的第一輸入端還經第四電阻接地，所述第二比較器的第二輸入端連接第二參考電壓端；

第三比較器，所述第三比較器的第一輸入端經第五電阻連接于第三電壓輸入端，所述第三比較器的第一輸入端還經第六電阻接地，所述第三比較器的第二輸入端連接第三參考電壓端；

第一與門，所述第一與門的第一輸入端連接于所述第一比較器的輸出端，所述第一與門的第二輸入端連接所述第二比較器的輸出端，所述第一與門的輸出端連接所述管理芯片的一復位單元的輸入端；及

第二與門，所述第二與門的第一輸入端連接所述管理芯片的所述復位單元的輸出端，所述第二與門的第二輸入端連接所述第三比較器的輸出端，所述第二與門的輸出端連接所述管理芯片的使能端；

所述第一至第三參考電壓端分別輸出第一至第三參考電壓，所述第一電壓輸入端輸入電壓超過第一預設值時，所述第一比較器輸出第一信號，所述第二電壓輸入端輸入電壓超過第二預設值時，所述第二比較器輸出第二信號，所述第三電壓輸入端輸入電壓超過第三預設值時，所述第三比較器輸出第三信號，所述第一與門接收第一及第二信號時輸出第四信號，所述管理芯片的復位單元接收第四信號時輸出第五信號，所述第二與門接收第三信號及第五信號時輸出第六信號啟動所述管理芯片。

2.如權利要求1所述的時序控制電路，其特征在于：所述第一比較器、第二比較器及第三比較器為電壓比較器，所述第一至第三比較器的第一輸入端為正相輸入端，所述第一至第三比較器的第二輸入端為反相輸入端，所述第一至第六信號為高電平信號，當所述第一電壓輸入端的輸入電壓超過第一預設值時，所述第一比較器的正向輸入端接收電壓大于所述第一參考電壓，當所述第二電壓輸入端的輸入電壓超過第二預設值時，所述第二比較器的正向輸入端接收電壓大于所述第二參考電壓，當所述第三電壓輸入端的輸入電壓超過第三預設值時，所述第三比較器的正向輸入端接收電壓大于第三參考電壓。

3.一種時序控制電路，包括：

第一比較器，第一電壓輸入端輸入的電壓經第一分壓單元分壓后輸入第一比較器的同向輸入端，所述第一比較器的反向輸入端接收第一參考電壓；

第二比較器，第二電壓輸入端輸入的電壓經第二分壓單元分壓后輸入第二比較器的同向輸入端，所述第二比較器的反向輸入端接收第二參考電壓；

第三比較器，第三電壓輸入端輸入的電壓經第三分壓單元分壓后輸入第三比較器的同向輸入端，所述第三比較器的反向輸入端接收第三參考電壓；

第一與門，該第一與門的兩輸入端分別連接第一及第二比較器的輸出端，第一與門的輸出端連接管理芯片的一復位單元的輸入端；

第二與門，第二與門的一輸入端連接所述管理芯片的所述復位單元的輸出端，第二與門的另一輸入端連接第三比較器的輸出端，所述第二與門的輸出端連接所述管理芯片的使能端；

只要第一至第三電壓經對應分壓單元分壓后電壓有一項沒有超過對應參考電壓時，所述管理芯片的使能端接收低電平信號，管理芯片不啟動；

當第一至第三電壓經對應分壓單元分壓后電壓均達到對應參考電壓時，所述管理芯片的使能端接收高電平信號，管理芯片啟動。