[發明專利]一種降低源極和漏極電阻的方法

有效

• 申請號: 201410654365.6
• 申請日: 2014-11-17
• 公開（公告）號: CN105679671B
• 公開（公告）日: 2020-01-03
• 發明（設計）人: 鮑宇;周軍;朱亞丹;曾真
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 31100 上海專利商標事務所有限公司
• 代理人: 張東梅

本發明公開了一種降低源極和漏極區電阻的方法。通過該方法可有效降低源極和漏極區電阻。該方法包括：在襯底上形成的柵極、源極和漏極區和側墻；在源極和漏極區上形成半導體層；沉積掩膜層，并選擇性地去除部分掩模層；刻蝕所述半導體層；去除所述掩膜層，從而在源極和漏極區上形成凸起結構。

技術領域

本發明涉及半導體制造領域，尤其涉及降低源極和漏極區電阻的方法。

背景技術

隨著納米加工技術的迅速發展，晶體管的特征尺寸已進入納米級。通過等比例縮小的方法提高當前主流硅CMOS器件的性能受到越來越多物理、工藝的限制。為了使集成電路技術能延續摩爾定律所揭示的發展速度，必須開發與硅工藝兼容的新材料、新結構和新性質。

圖1示出現有技術中在器件100上形成的金屬硅化物的橫截面圖。如圖1所示，在柵106和源極和漏極區110上覆蓋有金屬硅化物膜112。這些金屬硅化物膜110利用自對準工藝形成。首先，在晶片表面上共形沉積一層金屬，通過低溫快速退火工藝該金屬會與多晶硅或硅襯底中的硅發生反應形成金屬硅化物，而不會與氮化硅或氧化硅反應，接下來通過高溫快速退火工藝使接觸電阻由高阻相轉變為低阻相進而降低接觸電阻，再通過選擇性蝕刻去除該金屬，由于在柵和源極和漏極接觸區之外的部分中存在氧化硅或氮化硅等阻擋層，因此金屬未能與多晶硅或硅襯底反應生成金屬硅化物，因此接觸區外的金屬在該步驟中被去除，而柵和源極和漏極接觸區上形成的金屬硅化物被保留下來形成金屬硅化物層112。

在CMOS工藝中，這種自對準工藝可降低源極和漏極接觸電阻。然而，隨著晶體管的特征尺寸的減小，源極和漏極的接觸面積不斷減小，導致源極和漏極接觸電阻增大。

因此，需要一種新結構、新工藝，來增加源極和漏極面積，從而降低源極和漏極電阻。

發明內容

本發明的目的是提供一種半導體器件的制造方法和結構，通過該方法和結構可降低源極和漏極電阻。

根據本發明的一個方面，提供一種半導體器件的制造方法，包括：在襯底上形成的柵極、源極和漏極區和側墻；在源極和漏極區上形成半導體層；沉積掩膜層，并選擇性地去除部分掩模層；刻蝕所述半導體層；去除所述掩膜層，從而在源極和漏極區上形成凸起結構。

根據本發明的一個方面，前述方法中，半導體層是硅層。

根據本發明的一個方面，前述方法中，半導體層包括與所述源極和漏極區直接接觸的SiGe層、在所述SiGe層上的硅層。

根據本發明的一個方面，前述方法中，半導體層包括與所述源極和漏極區直接接觸的第一硅層，在所述第一硅層上的SiGe層、在所述SiGe層上的第二硅層。

根據本發明的一個方面，前述方法中，刻蝕所述半導體層包括以所述SiGe層作為刻蝕停止層，刻蝕所述SiGe層上的硅層。

根據本發明的一個方面，前述方法中，SiGe層的厚度大于10埃。

根據本發明的一個方面，前述方法還包括在刻蝕所述半導體層后，去除所述SiGe層。

根據本發明的一個方面，前述方法中，選擇性地去除部分掩模層包括通過各向異性刻蝕工藝刻蝕掩膜層，由于所述柵極、源極和漏極區上的掩膜層厚度小于所述側墻兩側上掩膜層的厚度，因此在刻蝕掉所述柵極、源極和漏極區上的掩膜層后，在所述側墻兩側上形成側墻掩膜層。

根據本發明的一個方面，前述方法中，側墻硬掩膜的寬度大于30埃。

根據本發明的一個方面，前述方法中，多次重復所述形成側墻掩膜層和刻蝕半導體層的步驟，以在所述源極和漏極區上形成多階梯狀源極和漏極結構。

根據本發明的一個方面，前述方法中，掩膜層由以下材料中的任一種形成：氧化硅、氮化硅、SiON、非晶碳或它們的任意組合。