[發明專利]四二值時鐘轉換的QB02電路單元

有效

• 申請號: 201410648107.7
• 申請日: 2014-11-14
• 公開（公告）號: CN104333356B
• 公開（公告）日: 2017-11-24
• 發明（設計）人: 郎燕峰
• 申請（專利權）人: 浙江工商大學
• 主分類號: H03K5/135
• 分類號: H03K5/135;H03K19/003
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域 本發明涉及一種將四值時鐘(Quaternary Clock，QC)轉換為二值時鐘(Binary Clock，BC)的CMOS電路。

背景技術 數字電路系統包含時鐘子系統，而時鐘子系統又分為時鐘分布網絡和觸發器兩部分^[1]。現有技術的時鐘子系統為二值時鐘子系統。而多值信號具有信息量大的特點^[2-6]，例如，四值時鐘信號QC在一個周期內有六次跳變(邊沿)^[6]，而傳統的二值時鐘BC在一個周期內只有兩次跳變。由于前者在一個周期內的邊沿數是后者的三倍，所以數字電路使用四值時鐘有利于降低系統功耗^[6]。另外，四值信號等多值信號比二值信號更適合與下一代多值的新型納米電子器件設計數字電路系統^[6，7]。例如，2012年首次報道的新型場效應管QDG-QDCFET^[8]由于具有四個工作狀態而更適合用于設計和實現四值邏輯電路^[7]。因此，四值時鐘也將更適合與多值的納米電子器件設計數字電路系統。基于四值時鐘的優點，目前已經有文獻[4-6]對四值時鐘進行了一定的應用研究。在研究四值時鐘應用的過程中，出現了以下兩個問題：一、與二值時鐘的兼容問題；二、如何高效地識別和利用四值時鐘，使四值時鐘的應用電路盡可能簡單的問題。目前，現有數字電路中的鎖存器、觸發器等時序部件幾乎都是基于二值時鐘而設計的，而非四值時鐘。這樣會出現使用四值時鐘的數字系統與使用二值時鐘的數字系統在進行同步數據交換時兩者時鐘信號不兼容的問題。解決該問題的難點在于：四值時鐘的六次邊沿既要得到充分利用，又要能驅動使用二值時鐘的數字系統進行工作。不解決該問題，四值時鐘就難以得到深入而廣泛的應用，其低功耗等優勢也難以顯現。另外，由于四值時鐘有四個電平值和六種跳變沿，所以檢測和識別四值時鐘要難于傳統的二值時鐘。如何使四值時鐘易于識別和使用，使其識別和應用電路盡可能簡單，是四值時鐘應用的第二個問題。

參考文獻：

[1]Kim C.，Kang S.M.，A low-swing clock double-edge triggered flip-flop[J].IEEE Journal of Solid-State Circuits，2002，37(5)：648-652.

[2]Wu X.，Prosser F.Design of ternary CMOS circuits based on transmission function theory[J]，International Journal of Electronics，1988，65(5)：891-905.

[3]Prosser F.，Wu X.，Chen X.，CMOSTernary Flip-Flops&Their Applications[J].IEE Proceedings on Computer&Digital Techniques，1988，135(5)：266-272.

[4]夏銀水，吳訓威，多值時鐘與并列式多拍多值觸發器[J]，電子學報，1997，25(8)：52-54.

[5]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-Valued CMOS Flip-Flop Employing Multiple-Valued Clock[J]，Journal of Computer Science and Technology，2005，20(2)：237-242.

[6]Lang Y.-F.，Shen J.-Z.，A general structure of all-edges-triggered flip-flopbased on multivalued clock[J]，International Journal of Electronics，2013，100(12)：1637-1645.

[7]Supriya Karmakar，Design of quaternary logic circuit using quantum dot gate-quantum dot channel FET(QDG-QDCFET)[J]，International Journal of Electronics，2014，101(10)：1427-1442.