[發明專利]形成FinFET裝置上的替代柵極結構及鰭片的方法以及裝置

在審

• 申請號: 201410645145.7
• 申請日: 2014-11-12
• 公開（公告）號: CN104637819A
• 公開（公告）日: 2015-05-20
• 發明（設計）人: 謝瑞龍;A·P·雅各布
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本揭露通常涉及集成電路的制造，尤其涉及形成FinFET(鰭式場效應晶體管)半導體裝置上的替代柵極結構及鰭片的各種方法以及由此形成的裝置。

背景技術

目前，在例如微處理器、存儲裝置等集成電路中，在有限的芯片面積上設置并運行有大量的電路元件，尤其是晶體管。在使用金屬氧化物半導體(metal-oxide-semiconductor；MOS)技術制造的集成電路中設置場效應晶體管(field?effect?transistor；FET)(NOMS及PMOS晶體管)，這些晶體管通常以開關模式工作。也就是說，這些晶體管裝置呈現高導通狀態(開狀態；on-state)和高阻抗狀態(關狀態；off-state)。FET可采取各種形式及配置。例如，除其它配置以外，FET可為平面FET裝置或三維(3D)裝置，例如FinFET。

場效應晶體管(FET)，無論是NMOS晶體管還是PMOS晶體管，且無論它是平面還是三維FET裝置，通常包括形成于半導體襯底中由溝道區隔離的摻雜源/漏區。柵極絕緣層位于該溝道區上方，導電柵極電極位于該柵極絕緣層上方。有時可將該柵極絕緣層及該柵極電極稱為該裝置的柵極結構。通過向該柵極電極施加適當的電壓，該溝道區變得導電，從而使電流自該源區向該漏區流動。在平面FET裝置中，柵極結構形成于襯底的基本平坦的上表面上方。在一些情況下，執行一個或多個外延生長制程，以在該平面FET裝置的源/漏區中所形成的凹槽中形成外延半導體材料。在一些情況下，該外延材料可形成于源/漏區中，而不在平面FET裝置的襯底中形成任何凹槽。此類平面FET裝置的柵極結構可使用“先柵極”或“替代柵極”(后柵極)制造技術來制造。

為提升FET的操作速度并增加集成電路裝置上的FET的密度，多年來，裝置設計人員已大幅降低了FET的物理尺寸。更具體地說，FET的溝道長度已被顯著縮小，從而提升了FET的開關速度。不過，縮小FET的溝道長度也降低了源區與漏區之間的距離。在一些情況下，這樣縮小源區與漏區之間的隔離使有效抑制源區與溝道的電位不受漏區的電位的不利影響變得困難。這有時被稱作短溝道效應。其中，作為主動開關的FET的特性劣化。

與具有平面結構的FET相比，FinFET裝置具有三維(3D)結構。圖1A顯示形成于半導體襯底B上方的示例現有技術FinFET半導體裝置“A”的立體圖。參考該半導體裝置以在很高層面解釋FinFET裝置的一些基本特征。在這個例子中，FinFET裝置A包括三個示例鰭片C、柵極結構D、側間隙壁E以及柵極覆蓋層F。柵極結構D通常包括例如高k絕緣材料或二氧化硅層的絕緣材料層(未單獨顯示)以及充當裝置A的柵極電極的一個或多個導電材料層(例如金屬和/或多晶硅)。鰭片C具有三維配置：高度H、寬度W以及軸向長度L。軸向長度L與裝置A操作時在裝置A中的電流行進的方向對應。由柵極結構D覆蓋的鰭片C的部分是FinFET裝置A的溝道區。在傳統的流程中，通過執行一個或多個外延生長制程可使位于間隙壁E的外部(也就是裝置A的源/漏區中)的鰭片C的部分的尺寸增加甚至使其合并在一起(圖1A中未圖示的情形)。使裝置A的源/漏區中的鰭片C的尺寸增加或使其合并的制程經執行以降低源/漏區的電阻和/或更易于建立與源/漏區的電性接觸。即使不執行外延“合并”制程，也通常會在鰭片C上執行外延生長制程，以增加它們的物理尺寸。在FinFET裝置A中，柵極結構D可包圍全部或部分的鰭片C的兩側及上表面以形成三柵極結構，從而使用具有三維結構而非平面結構的溝道。在一些情況下，在鰭片C的頂部設置絕緣覆蓋層(未圖示)，例如氮化硅，因此該FinFET裝置僅有雙柵極結構(僅側壁)。此類FinFET裝置的柵極結構D可使用“先柵極”或“替代柵極”(后柵極)制造技術來制造。