[發明專利]不著檢出測試方法及其所用的基板

在審

• 申請號: 201410636226.0
• 申請日: 2014-11-12
• 公開（公告）號: CN105655265A
• 公開（公告）日: 2016-06-08
• 發明（設計）人: 王瑞坤;陳嘉音
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L23/544
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明有關一種封裝制程的檢測，尤指一種不著檢出 (Non-Sticking)測試方法及其所用的基板。

背景技術

隨著電子產品朝向多功能、行動化的趨勢，半導體封裝技術已發 展至高密度的晶片尺寸封裝制程(ChipScalePackage，簡稱CSP)。 在此封裝技術的發展過程中，球柵陣列式封裝已成為目前最主要的封 裝方式，而具有多晶片模組(Multi-ChipModule，簡稱MCM)的球柵 陣列式封裝更是重要。而在封裝過程期間，通常會進行所謂的不著檢 出(Non-Sticking)測試，以得知此晶片與基板的電性連接是否良好。

圖1A為現有多晶片封裝基板的上視示意圖。如圖1A所示，該封 裝基板1定義有至少一封裝區11(虛線內)以及至少一檢測區12(虛 線外)。該封裝區11設有多個晶片座111,112,113,114及多條互連線 路111a,112a,113a,114a。該檢測區12設有多個金屬片 121,122,123,124，且各該金屬片121,122,123,124分別經由該些互連 線路111a,112a,113a,114a電性連接各該晶片座111,112,113,114。

當將晶片(未圖示)分別設置于晶片座111,112,113,114后，進 行打線接合制程(或覆晶制程)，使各該晶片電性連接各該晶片座 111,112,113,114周邊的互連線路111a,112a,113a,114a。為得知晶片 與封裝基板1間的電性連接是否發生脫線或脫球的現象(也就是電性 接合的良率)，所以需進行不著檢出測試。

現有不著檢出測試為分別對晶片通入電流，再經由對應的不著檢 出測試點(即金屬片121,122,123,124)中可否分別測出電流，來間接 判定于晶片與焊線(或焊球)間電性連接的優劣。

具體地，如圖1B及圖1C所示，對各晶片通入電流，藉由熱壓板 10的彈片101以其接觸桿1011依序接觸各該金屬片121,122,123,124 而判斷各該金屬片121,122,123,124是否產生電流，以判定各晶片與 封裝基板1間電性接點的良率。

然而，現有不著檢出測試方法中，各種電子產品的功能電路具有 不同尺寸或不同布線設計的封裝件，以致于該些金屬片 121,122,123,124的位置需隨著不同的封裝件而作改變，使得該些金屬 片121,122,123,124于該封裝基板1上的位置受到限制，造成該封裝 基板1布局設計上的困擾。

因此，如何克服上述現有技術的問題，實已成目前亟欲解決的課 題。

發明內容

鑒于上述現有技術的種種缺失，本發明提供一種不著檢出測試方 法及其所用的基板，可提升線路布局設計的彈性。

本發明的封裝用基板，包括：基板本體，其具有封裝區與檢測區； 至少一不著檢出部，其設于該檢測區上，且該不著檢出部由多條導電 跡線所構成；以及至少一互連線路，其形成于該基板本體上且由該封 裝區延伸至該檢測區以連接該不著檢出部。

本發明還提供一種封裝制程的不著檢出測試方法，包括：設置至 少一電子元件于前述的封裝用基板的封裝區上，且該電子元件電性連 接該互連線路；以檢測裝置的接觸部接觸該些導電跡線；以及通電該 電子元件，且該檢測裝置量測電流是否通過該些導電跡線，以判定該 電子元件與該互連線路之間的電性連接是否良好。

前述的測試方法中，單一該接觸部同時接觸至少兩條該導電跡線。

前述的測試方法中，該接觸部為片體。

前述的測試方法及其所用的基板中，該檢測區圍繞該封裝區。

前述的測試方法及其所用的基板中，該些導電跡線為彼此平行。

前述的測試方法及其所用的基板中，復包括多個金屬片，其設于 該檢測區上，且該不著檢出部位于兩該金屬片之間。例如，該些導電 跡線接觸該金屬片。

由上可知，本發明不著檢出測試方法及其所用的基板，藉由多條 導電跡線構成一不著檢出部，使該基板本體上的不著檢出部的位置可 不受限制，所以能提升線路布局設計的彈性，且能提升檢測的準確性。

附圖說明

圖1A為現有多晶片封裝基板的上視示意圖；

圖1B為現有不著檢出測試方法的示意圖；

圖1C為圖1B的局部上視示意圖；

圖2為本發明封裝用基板的上視示意圖；