[發明專利]一種半導體器件及其制造方法、電子裝置

在審

• 申請號: 201410632527.6
• 申請日: 2014-11-11
• 公開（公告）號: CN105590834A
• 公開（公告）日: 2016-05-18
• 發明（設計）人: 高娜;陳育浩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種半導體器件及其 制造方法、電子裝置。

背景技術

在半導體制造工藝中，沉積工藝經常用來在半導體襯底上形成各 種材料層，其中，高密度等離子體化學氣相沉積工藝用于在具有高深 寬比的溝槽/孔隙中形成材料層，例如，制作淺溝槽隔離結構時在半 導體襯底中形成的溝槽中填充用于構成隔離結構的材料。

現有技術通過以下工藝步驟形成淺溝槽隔離結構:首先，如圖 1A所示，提供半導體襯底100，在半導體襯底100中形成用于填充 隔離材料的溝槽101，形成溝槽101的步驟包括：首先在半導體襯底 上形成襯墊氧化物層102，接著在襯墊氧化物層102上形成硬掩膜層 103(其構成材料通常為氮化硅)，襯墊氧化物層102作為緩沖層可以 釋放硬掩膜層103和半導體襯底100之間的應力，在對硬掩膜層103 進行退火之后，利用硬掩膜層103作為掩膜進行隔離區光刻，蝕刻出 用于填充隔離材料的溝槽101；接著，如圖1B所示，在硬掩膜層103 上以及溝槽101的側壁和底部形成襯里層104(其構成材料通常為氮 氧化硅或者氧化硅)；接著，如圖1C所示，沉積隔離材料105于半 導體襯底100上，以完全填充溝槽101，并執行化學機械研磨直至露 出襯里層104；最后，如圖1D所示，通過蝕刻去除硬掩膜層103和 襯墊氧化物層102。

在上述工藝過程中，采用高密度等離子體化學氣相沉積工藝沉積 隔離材料105時，位于晶圓邊緣的隔離材料105與襯里層104之間的 附著力要小于隔離材料105自身的重力，產生的層離碎片會造成器件 的失效。

因此，需要提出一種方法，以解決上述問題。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法， 包括：提供半導體襯底，在所述半導體襯底中形成溝槽；在所述半導 體襯底上以及所述溝槽的側壁和底部沉積材料層；實施化學機械研磨 處理，以使位于晶圓邊緣的所述材料層的表面粗糙度增大；實施高密 度等離子體化學氣相沉積于所述溝槽中填充另一材料層。

在一個示例中，實施所述化學機械研磨處理后，還包括實施擦除 清洗處理的步驟，以去除殘留于所述材料層表面的顆粒雜質。

在一個示例中，所述溝槽為用于填充隔離材料以形成淺溝槽隔離 結構的溝槽。

在一個示例中，形成所述溝槽之前，還包括在所述半導體襯底上 依次沉積襯墊層和硬掩膜層的步驟。

在一個示例中，在所述溝槽中填充另一材料層之后，還包括：實 施另一化學機械研磨，直至露出所述材料層；通過蝕刻去除所述硬掩 膜層和所述襯墊層。

在一個示例中，所述材料層為由氮氧化硅或者二氧化硅構成的襯 里層；所述另一材料層為所述隔離材料層。

在一個實施例中，本發明還提供一種采用上述方法制造的半導體 器件。

在一個實施例中，本發明還提供一種電子裝置，所述電子裝置包 括所述半導體器件。

根據本發明，可以提升通過高密度等離子體化學氣相沉積形成的 材料層與該材料層下方的材料層之間的附著力，避免發生層離現象。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附 圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。

附圖中：

圖1A-圖1D為根據現有技術形成淺溝槽隔離結構而依次實施的 步驟所分別獲得的器件的示意性剖面圖；

圖2A-圖2D為根據本發明示例性實施例一的方法依次實施的步 驟所分別獲得的器件的示意性剖面圖；

圖3為根據本發明示例性實施例一的方法依次實施的步驟的流 程圖。

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為 徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明 可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避 免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。

為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便 闡釋本發明提出的半導體器件及其制造方法、電子裝置。顯然，本發 明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發 明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還 可以具有其他實施方式。