[發明專利]一種改善直接鎖相調頻發射器FSK調制特性的數字處理裝置

有效

• 申請號: 201410627434.4
• 申請日: 2014-11-10
• 公開（公告）號: CN104468442B
• 公開（公告）日: 2018-01-05
• 發明（設計）人: 孫文友;段哲民;祝小平;宋祖勛;胡永紅;張小林
• 申請（專利權）人: 西北工業大學
• 主分類號: H04L27/12
• 分類號: H04L27/12;H04L25/03;H03L7/08
• 代理公司: 西北工業大學專利中心61204
• 代理人: 顧潮琪

技術領域

本發明涉及數字信號處理技術，尤其是對用直接鎖相調頻發射器實現FSK調制前的數字基帶信號進行處理的一種裝置。

背景技術

公知的直接鎖相調頻發射器，除了可以傳輸模擬基帶信號外，也可以用作FSK調制發射器，用來傳輸數字基帶信號。用作FSK調制的直接鎖相調頻發射器，要求待傳輸的數字基帶信號的最低頻率分量高于鎖相環的環路濾波器帶寬3倍以上。這就使直接鎖相調頻發射器的環路濾波器帶寬必須低至幾十赫茲，甚至幾赫茲。直接鎖相調頻發射器的環路濾波器帶寬越低，其抗振動性能越差，為滿足直接鎖相調頻發射器抗振動性能的指標要求，需要直接鎖相調頻發射器具有較寬的環路濾波器帶寬。

發明內容

為了克服現有技術的不足，本發明提供一種數字信號處理裝置，可以使直接鎖相調頻發射器對低碼率的數字基帶信號進行FSK調制，不受環路濾波器帶寬限制。

本發明解決其技術問題所采用的技術方案是：包括濾波緩沖模塊、倍頻模塊和編碼模塊。

所述的濾波緩沖模塊接收外部數字基帶信號時鐘fs和外部數字基帶信號，經移位寄存器濾波緩存后分別輸出至倍頻模塊和編碼模塊；

所述的倍頻模塊接收濾波緩沖模塊濾波后的時鐘，經倍頻模塊內鎖相環倍頻后輸出倍頻后的時鐘nfs至編碼模塊；

所述的編碼模塊接收濾波緩沖模塊濾波后的數字基帶信號，輸出編碼后的數字基帶信號至直接鎖相調頻發射器中壓控振蕩器的電壓調諧端，實現FSK調制。

所述的編碼模塊通過兩組碼長為n的已知序列對外部數字基帶信號的0或1進行編碼，編碼后的數字基帶信號的碼率為nfs，且滿足其中，f_PLL為在鎖相環環路相位裕量45°時直接鎖相調頻發射器環路濾波器帶寬，m為兩組碼長為n的已知序列的連接組合后，其內最長的連0或連1碼元個數和。

所述的濾波緩沖模塊、倍頻模塊和編碼模塊集成在FPGA芯片內部。

本發明的有益效果是：由于采用了數字處理裝置，解決了直接鎖相調頻發射器環路濾波器帶寬和數字基帶信號碼率之間的矛盾，使得環路濾波器帶寬較寬的直接鎖相調頻發射器可以傳輸任意低碼率的數字基帶信號。本發明克服了現有直接鎖相調頻發射器環路濾波器帶寬較低的不足，同時解決了待傳輸的數字基帶信號碼率受環路濾波器帶寬限制的影響。

附圖說明

圖1是實施例的示意圖；

圖中，1-外部數字基帶信號時鐘fs，2-外部數字基帶信號，3-濾波緩沖模塊，4-濾波后的時鐘，5-濾波后的數字基帶信號，6-倍頻模塊，7-編碼模塊，8-倍頻后的時鐘nfs，9-編碼后的數字基帶信號。

具體實施方式

下面結合附圖和實施例對本發明進一步說明，本發明包括但不僅限于下述實施例。

本發明在FPGA芯片內部對外部數字基帶信號進行數字處理，按功能分為濾波緩沖模塊、倍頻模塊、編碼模塊等。

所述的濾波緩沖模塊與倍頻模塊和編碼模塊連接；所述的倍頻模塊和編碼模塊連接。

所述的濾波緩沖模塊功能：接收外部數字基帶信號時鐘fs和外部數字基帶信號，經移位寄存器濾波緩存后分別輸出至倍頻模塊和編碼模塊。

所述的倍頻模塊功能：接收濾波緩沖模塊濾波后的時鐘，經倍頻模塊內鎖相環倍頻后輸出倍頻后的時鐘nfs至編碼模塊。

所述的編碼模塊功能：接收濾波緩沖模塊濾波后的數字基帶信號，經編碼處理后輸出編碼后的數字基帶信號至直接鎖相調頻發射器中壓控振蕩器的電壓調諧端，實現FSK調制。

所述的編碼模塊，通過兩組碼長為n的已知序列對外部數字基帶信號的0或1進行編碼，編碼后的數字基帶信號的碼率為nfs，且滿足

式(1)中，f_s為外部數字基帶信號時鐘，單位kHz；

f_PLL為在鎖相環環路相位裕量45°時，直接鎖相調頻發射器環路濾波器帶寬，單位kHz；

n為外部數字基帶信號時鐘fs的倍頻次數，也是編碼模塊中已知序列的碼長，取值2，3，……，N；

m為兩組碼長為n的已知序列的連接組合后，其內最長的連0或連1碼元個數和。

裝置實施例：

參照圖1，1-外部數字基帶信號時鐘fs，2-外部數字基帶信號，3-濾波緩沖模塊，4-濾波后的時鐘，5-濾波后的數字基帶信號，6-倍頻模塊，7-編碼模塊，8-倍頻后的時鐘nfs，9-編碼后的數字基帶信號。