[發(fā)明專利]基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201410609249.2
• 申請(qǐng)日: 2014-11-03
• 公開(kāi)（公告）號(hào): CN104464658B
• 公開(kāi)（公告）日: 2016-11-16
• 發(fā)明（設(shè)計(jì)）人: 肖軍城
• 申請(qǐng)（專利權(quán)）人: 深圳市華星光電技術(shù)有限公司
• 主分類號(hào): G09G3/36
• 分類號(hào): G09G3/36
• 代理公司: 深圳市德力知識(shí)產(chǎn)權(quán)代理事務(wù)所 44265
• 代理人: 林才桂

技術(shù)領(lǐng)域

本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路。

背景技術(shù)

GOA(Gate?Drive?On?Array)，是利用薄膜晶體管(thin?film?transistor，TFT)液晶顯示器陣列(Array)制程將柵極驅(qū)動(dòng)器制作在薄膜晶體管陣列基板上，以實(shí)現(xiàn)逐行掃描的驅(qū)動(dòng)方式。

通常，GOA電路主要由上拉部分(Pull-up?part)、上拉控制部分(Pull-up?control?part)、下傳部分(Transfer?part)、下拉部分(Pull-down?part)、下拉維持電路部分(Pull-down?Holding?part)、以及負(fù)責(zé)電位抬升的上升部分(Boost?part)組成，上升部分一般由一自舉電容構(gòu)成。

上拉部分主要負(fù)責(zé)將輸入的時(shí)鐘信號(hào)(Clock)輸出至薄膜晶體管的柵極，作為液晶顯示器的驅(qū)動(dòng)信號(hào)。上拉控制部分主要負(fù)責(zé)控制上拉部分的打開(kāi)，一般是由上級(jí)GOA電路傳遞來(lái)的信號(hào)作用。下拉部分主要負(fù)責(zé)在輸出掃描信號(hào)后，快速地將掃描信號(hào)(亦即薄膜晶體管的柵極的電位)拉低為低電平。下拉維持電路部分則主要負(fù)責(zé)將掃描信號(hào)和上拉部分的信號(hào)保持在關(guān)閉狀態(tài)(即設(shè)定的負(fù)電位)。上升部分則主要負(fù)責(zé)對(duì)上拉部分的電位進(jìn)行二次抬升，確保上拉部分的正常輸出。

隨著低溫多晶硅(Low?Temperature?Poly-silicon，LTPS)半導(dǎo)體薄膜晶體管的發(fā)展，LTPS-TFT液晶顯示器也越來(lái)越受關(guān)注，LTPS-TFT液晶顯示器具有高分辨率、反應(yīng)速度快、高亮度、高開(kāi)口率等優(yōu)點(diǎn)。由于低溫多晶硅較非晶硅(a-Si)的排列有次序，低溫多晶硅半導(dǎo)體本身具有超高的電子遷移率，比非晶硅半導(dǎo)體相對(duì)高100倍以上，可以采用GOA技術(shù)將柵極驅(qū)動(dòng)器制作在薄膜晶體管陣列基板上，達(dá)到系統(tǒng)整合的目標(biāo)、節(jié)省空間及驅(qū)動(dòng)IC的成本。然而，現(xiàn)有技術(shù)中針對(duì)低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的開(kāi)發(fā)較少，尤其需要克服很多由于低溫多晶硅半導(dǎo)體薄膜晶體管電性本身帶來(lái)的問(wèn)題。例如：傳統(tǒng)的非晶硅半導(dǎo)體薄膜晶體管的電學(xué)特性中閾值電壓一般大于0V，而且亞閾值區(qū)域的電壓相對(duì)于電流的擺幅較大，但是低溫多晶硅半導(dǎo)體薄膜晶體管的閾值電壓值較低(一般約為0V左右)，而且亞閾值區(qū)域的擺幅較小，而GOA電路在關(guān)態(tài)時(shí)很多元件操作與閾值電壓接近，甚至高于閾值電壓，這樣就會(huì)由于電路中TFT的漏電和工作電流的漂移，增加LTPS?GOA電路設(shè)計(jì)的難度，很多適用于非晶硅半導(dǎo)體的掃描驅(qū)動(dòng)電路，不能輕易的應(yīng)用到低溫多晶硅半導(dǎo)體的行掃描驅(qū)動(dòng)電路中，會(huì)存在一些功能性問(wèn)題，這樣將會(huì)直接導(dǎo)致LTPS?GOA電路無(wú)法工作，所以在設(shè)計(jì)電路時(shí)必須要考慮到低溫多晶硅半導(dǎo)體薄膜晶體管的自身特性對(duì)GOA電路的影響。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，解決低溫多晶硅半導(dǎo)體薄膜晶體管的自身特性對(duì)GOA驅(qū)動(dòng)電路的影響，尤其是漏電問(wèn)題帶來(lái)的GOA功能性不良；解決目前基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路中下拉維持電路部分在非作用期間第二節(jié)點(diǎn)電位不能處于較高的電位的問(wèn)題。

為實(shí)現(xiàn)上述目的，本發(fā)明提供一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，包括級(jí)聯(lián)的多個(gè)GOA單元，設(shè)N為正整數(shù)，第N級(jí)GOA單元包括一上拉控制部分、一上拉部分、一第一下拉部分、和一下拉維持電路部分；

所述上拉控制部分包括第一晶體管，其柵極與源極均電性連接于該第N級(jí)GOA單元的上一級(jí)第N-1級(jí)GOA單元的輸出端，漏極電性連接于第一節(jié)點(diǎn)；

所述上拉部分包括第二晶體管，其柵極電性連接于第一節(jié)點(diǎn)，源極電性連接于第一時(shí)鐘驅(qū)動(dòng)信號(hào)，漏極電性連接于輸出端；

所述下拉維持電路部分電性連接于所述第一節(jié)點(diǎn)、輸出端、一直流恒壓高電位、及第一、第二、與第三直流恒壓低電位；所述下拉維持電路部分采用高低電位反推設(shè)計(jì)，包括：

第三晶體管，所述第三晶體管的柵極和源極均電性連接于直流恒壓高電位，漏極電性連接于第五晶體管的源極；

第四晶體管，所述第四晶體管的柵極電性連接于第三晶體管的漏極，源極電性連接于直流恒壓高電位，漏極電性連接于第二節(jié)點(diǎn)；

第五晶體管，所述第五晶體管的柵極電性連接于第一節(jié)點(diǎn)，源極電性連接于第三晶體管的漏極，漏極電性連接于第一直流恒壓低電位；

第六晶體管，所述第六晶體管的柵極電性連接于第一節(jié)點(diǎn)，源極電性連接于第二節(jié)點(diǎn)，漏極電性連接于第八晶體管的柵極；