[發(fā)明專利]鎖存器和分頻器

有效

• 申請?zhí)枺?/td>: 201410608708.5
• 申請日: 2014-10-31
• 公開（公告）號: CN105634465B
• 公開（公告）日: 2019-02-01
• 發(fā)明（設計）人: 吳毅強
• 申請（專利權(quán)）人: 展訊通信（上海）有限公司
• 主分類號: H03K19/0944
• 分類號: H03K19/0944;H03K21/00
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 潘彥君;駱蘇華

一種鎖存器和分頻器，所述鎖存器包括：包括耦接于電源和地線之間的第一邏輯單元、與所述第一邏輯單元結(jié)構(gòu)對稱的第二邏輯單元，以及輸入前饋控制單元，其中：所述第一邏輯單元具有第一控制端、第一輸入端和第一輸出端；所述第二邏輯單元具有第二控制端、第二輸入端和第二輸出端；所述輸入前饋控制單元，適于根據(jù)輸入所述第一輸入端和第二輸入端的輸入信號，控制所述第一邏輯單元或者所述第二邏輯單元中電流通路的關(guān)閉。上述的方案可以消除鎖存器在靜態(tài)工作條件下的功耗，并同時降低動態(tài)工作條件下的動態(tài)功耗。

技術(shù)領(lǐng)域

本發(fā)明涉及半導體技術(shù)領(lǐng)域，特別是涉及一種鎖存器和分頻器。

背景技術(shù)

隨著通信技術(shù)的發(fā)展，基于razavi結(jié)構(gòu)鎖存器實現(xiàn)的高速分頻器，由于其具有速度快和帶寬寬的優(yōu)點，得到了廣泛的應用。

二分頻的高速分頻器電路由兩級鎖存器構(gòu)成，其中任一鎖存器均為另一鎖存器的后級單元。

但是，現(xiàn)有技術(shù)中的高速二分頻器電路的鎖存器在控制端輸入的控制信號為低電平時，不論是在靜態(tài)工作條件下，還是在動態(tài)工作條件下，均存在著電源到地線之間的電流通路。由上可知，現(xiàn)有技術(shù)中應用于高速分頻器電路的鎖存器存在著功耗較大的問題。

發(fā)明內(nèi)容

本發(fā)明實施例解決的是如何降低高速二分頻器電路的鎖存器在靜態(tài)和動態(tài)工作條件下的功耗。

為解決上述問題，本發(fā)明實施例提供了一種鎖存器，所述鎖存器包括：

包括耦接于電源和地線之間的第一邏輯單元、與所述第一邏輯單元結(jié)構(gòu)對稱的第二邏輯單元，以及輸入前饋控制單元，其中：

所述第一邏輯單元具有第一控制端、第一輸入端和第一輸出端；

所述第二邏輯單元具有第二控制端、第二輸入端和第二輸出端；

所述輸入前饋控制單元，適于根據(jù)輸入所述第一輸入端和第二輸入端的輸入信號，控制所述第一邏輯單元或者所述第二邏輯單元中電流通路的關(guān)閉。

可選地，所述輸入前饋控制單元包括第一控制子單元、第二控制子單元、第三控制子單元和第四控制子單元中至少一種，其中：

所述第一控制子單元，適于當所述第一輸入端和所述第二輸入端輸入的信號分別為低電平和高電平時，關(guān)閉所述第一邏輯單元中的電流通路；

所述第二控制子單元，適于當所述第一輸入端和所述第二輸入端輸入的信號分別為高電平和低電平時，關(guān)閉所述第二邏輯單元中的電流通路。

可選地，所述第一邏輯單元包括第一晶體管、第三晶體管和第五晶體管；所述第二邏輯單元包括第二晶體管、第四晶體管和第六晶體管；其中：

所述第一晶體管和所述第二晶體管的源端分別與地線耦接，所述第一晶體管和所述第二晶體管的柵端分別與所述第一控制端和所述第二控制端耦接，所述第一晶體管的漏端分別與所述第三晶體管和所述第五晶體管的漏端，以及所述第一輸出端和所述第四晶體管的柵端耦接，所述第二晶體管的漏端分別與所述第四晶體管和所述第六晶體管的漏端，以及所述第二輸出端和所述第三晶體管的柵端耦接，所述第三晶體管、所述第四晶體管、第五晶體管和所述第六晶體管的源端與電源耦接。

可選地，所述第一控制子單元包括第七晶體管，所述第七晶體管為NMOS管，其中：

所述第七晶體管的源端與所述第一晶體管的漏端耦接，柵端與所述第一輸入端耦接，漏端與所述第三晶體管和所述第五晶體管的漏端、所述第四晶體管的柵端和所述第一輸出端耦接。

可選地，所述第一控制子單元還包括第八晶體管，所述第八晶體管均為NMOS管，其中：

所述第八晶體管的源端與所述第二晶體管的漏端耦接，柵端與所述第二輸入端耦接，漏端與所述第四晶體管和所述第六晶體管的漏端、所述第三晶體管的柵端和所述第二輸出端耦接。