[發明專利]一種基于CPLD芯片的FPGA加密及參數配置系統

有效

• 申請號: 201410603250.4
• 申請日: 2014-10-31
• 公開（公告）號: CN104298936B
• 公開（公告）日: 2017-12-08
• 發明（設計）人: 胡強;劉思卓
• 申請（專利權）人: 成都朗銳芯科技發展有限公司
• 主分類號: G06F21/72
• 分類號: G06F21/72
• 代理公司: 四川力久律師事務所51221
• 代理人: 林輝輪,王蕓

技術領域

本發明涉及FPGA邏輯設計領域，特別涉及一種FPGA通信系統的加密及參數配置系統。

背景技術

TDMoIP是通過IP網絡來承載TDM業務的接入設備，廣泛用于3G/4G傳輸網絡中接入2G業務，實現2G業務的兼容和過渡。CES電路仿真是TDMoIP設備核心技術，由于技術難度非常高，目前全球掌握CES核心技術的公司只有幾家。研發公司在研發的CES方案形成TDMoIP系列產品時，如何保護核心技術非常關鍵。對系統核心技術進行加密也就顯得尤為重要，通過對比分析常規加密方案，發現采用的FPGA系統加密及參數配置方法是保護系統核心技術最為有效的方式之一。

FPGA(Field Programmable Gate Array)現場可編程門陣列是最常用的復雜通信系統電路開發方式，CES電路仿真系統通常包含由CPU(Central Processing Unit）中央處理器、SWITCH交換、FPGA現場可編程門陣列，其中CPU主要負責數據處理、SWITCH主要負責上下行數據交換、FPGA主要負責系統邏輯處理。系統上電時，CPU從外部存儲器FLASH中讀取FPGA邏輯代碼，對FPGA進行加載，FPGA正常加載后，系統進入正常工作狀態。

而現有技術很容易在CPU對FPGA加載過程捕獲邏輯代碼，進行分析和復制；另一方面，由于CES電路仿真產品系列型號較多，按E1（一種時分復用幀，速率為2.048Mbit/s）接口分有E1、2E1、4E1、8E1、16E1、32E1等6種，每種E1又分匯聚/不匯聚2種模式，也有系統/環回/差分/自適應4種時鐘類型，這樣就造成了用戶加密在型號管理和后期的維護升級過程變得非常復雜。

目前，FPGA加密方法主要有以下兩類：

A.選用自帶加密功能的FPGA,如Xilinx的Virtex 2-5系列，采用的是DES加密算法；Altera的Stratix II-III系列，采用的是128位AES高級加密算法。這兩種加密算法的加密原理是：邏輯代碼加載到Flash時被加密，在加載回FPGA內部SRAM時被還原，第三方從Flash拷貝的數據是加密數據，無法使用。這種方法簡單方便，但加密成本較高，一般中、低檔FPGA都不具備此項加密功能。

B.FPGA外接專用加密芯片，如美信DS28E01,當系統上電后，DS28E01會產生一個由密鑰、隨機數、器件全球唯一識別號及附加數據在內的HASH運算結果，即160位的MAC（消息驗證碼），同時，FPGA內部也會同安全存儲器一樣進行包含密鑰、隨機數、器件識別號及附加數據在內的HASH計算，并產生一個期望的MAC，然后在FPGA內對這兩個MAC進行比較，如果一樣，則FPGA認為電路“合法”，此時FPGA進入正常工作狀態，運行FPGA配置數據中的所有功能；如果兩個MAC不一致，FPGA進入非正常狀態，只執行部分功能。這種專用加密芯片采用國際通用算法，實現簡單，目前被廣泛應用。

但是DS28E01不適合CES電路仿真系列產品的參數配置控制，而且很多時候用戶只希望對FPGA系統工作進行加密控制，而不需要對所有運行過程進行加密驗證，以降低FPGA邏輯占用，提高系統資源利用率，此時現有的FPGA加密方式就不能很好的滿足上述要求。

而CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件，是從PAL和GAL器件發展出來的大規模集成電路，用戶可根據需要構造其邏輯功能，適合用來完成各種算法和組合邏輯電路。CPLD具有E2PROM或FAST FLASH, 即使系統斷電時編程信息也不丟失，無需外部存儲器芯片,使用簡單。此外CPLD保密性好,成本低，適合用于系統加密和參數配置。

發明內容

本發明的目的是提供一種FPGA通信系統的加密及參數配置系統，本發明通過CPLD實現私有算法加密和參數配置處理，在系統加密安全可靠的情況下，可向客戶開放FPGA邏輯代碼，客戶能通過本地升級或遠程升級，更新維護設備管理，解決CES電路仿真系列產品知識產權保護和參數靈活配置問題。

為了實現上述發明目的，提供了以下技術方案：

一種基于CPLD芯片的FPGA加密及參數配置系統，包括外部存儲器模塊、CPU模塊、FPGA模塊和CPLD模塊，其中所述外部存儲器模塊與CPU模塊相連，所述CPU模塊通過地址總線和數據總線與FPGA模塊相連，所述FPGA模塊通過CLK和DATA數據總線與CPLD模塊相連。