[發明專利]半導體裝置

在審

• 申請號: 201410598459.6
• 申請日: 2014-10-30
• 公開（公告）號: CN104600052A
• 公開（公告）日: 2015-05-06
• 發明（設計）人: 德光成太;森隆弘;新田哲也
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L25/16;H01L23/522
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 權太白;謝麗娜

技術領域

本發明涉及半導體裝置，特別是涉及具有金屬電阻元件層的半導體裝置。

背景技術

以往，微型計算機制品和振蕩器為分體結構，但近些年來，通過在微型計算機芯片內內置振蕩器，能夠實現布局面積的縮小、成本降低等。為了在微型計算機芯片內內置振蕩器，需要在所有環境下(電壓·溫度)輸出穩定的振蕩頻率，在微型計算機制品的高速OCO(On?Chip?Oscillator)電路中，謀求實現例如40MHz±1％作為目標精度。

在此，在作為模擬電路的高速OCO(On?Chip?Oscillator)電路內的恒定電流產生電路的電阻體中使用多晶硅電阻。但是，多晶硅電阻由于所謂的壓阻效應，根據應力而電阻值變動。特別是，因封裝工序以后的模具應力所引起的電阻值的變動顯著。因此，考慮有高速OCO電路的頻率變動變大而實現高速OCO電路的目標精度變得困難的情況。

微型計算機制品的高速OCO電路通常通過所謂的多層配線結構形成，但多數情況下電阻體形成于多層配線結構的最上層。由此，電阻體被保護膜直接覆蓋其上表面，容易從保護膜受到應力。從抑制因來自該保護膜的應力引起的電阻值的偏差的觀點出發，在比多層配線結構的最上層靠下側的層形成電阻體的技術例如在日本特開2001-267320號公報、日本特開2011-155192號公報、日本特開2008-130918號公報中公開。

在日本特開2001-267320號公報中，通過以從電阻體上方的配線層到達電阻體的方式延伸的導電層(埋入接觸孔)，配線層和電阻體電連接。相反地，在日本特開2011-155192號公報中，通過從電阻體向其下方延伸的導電層(接觸插頭)，電阻體和其下方的配線層電連接。

但是，在日本特開2001-267320號公報、日本特開2011-155192號公報中的任一個中，此外在沒有由上述導電層實現的電連接的日本特開2008-130918號公報中，均沒有公開如下考慮：使用同一掩模同時形成用于與形成于比最上層更靠下側的層的電阻體電連接的導電層、和用于連接不是電阻體的配線層彼此的導電層。由此，如果沒有為了如上所述使用同一掩模同時形成電阻體用的導電層、和不是電阻體的配線層用的導電層的考慮，則存在需要使用不同的掩膜形成電阻體用的導電層、和不是電阻體的配線層用的導電層的可能性。這樣一來，存在工序變得非常復雜、制造成本高漲的可能性。

其他課題和新的特征通過本說明書的記述以及附圖而明確。

發明內容

一實施方式所涉及的半導體裝置具有多個第1配線層、第1絕緣膜、第2絕緣膜、多個第2配線層、金屬電阻元件層和多個導電層。多個第1配線層配置在基板的主表面上。第1絕緣膜配置為覆蓋多個第1配線層的上表面。第2絕緣膜配置為覆蓋第1絕緣膜的上表面。多個第2配線層配置在第2絕緣膜上。金屬電阻元件層配置在第1絕緣膜的上表面上的多個第2配線層中的至少一個第2配線層的正下方。多個導電層分別從多個第2配線層沿與主表面交叉的方向朝向金屬電阻元件層延伸。金屬電阻元件層包括金屬配線層。多個導電層中的至少一個導電層的側面的至少一部分與金屬配線層連接。

其他實施方式所涉及的半導體裝置具有至少一個第1配線層、第1絕緣膜、第2配線層、金屬電阻元件層和多個導電層。至少一個第1配線層配置在基板的主表面上。第1絕緣膜配置為覆蓋第1配線層的上表面。第2配線層在第1絕緣膜上配置有多個。金屬電阻元件層配置為在與主表面交叉的方向上比多個第2配線層靠第1配線層側，并且配置在多個第2配線層中的至少一個第2配線層的正下方。多個導電層分別從多個第2配線層沿與主表面交叉的方向朝向金屬電阻元件層延伸。多個導電層中的至少一個導電層是電阻元件區域導電層，該電阻元件區域導電層配置于與金屬電阻元件層在平面上重疊的金屬電阻元件區域，并且以從多個第2配線層中的配置在金屬電阻元件區域的至少一個第2配線層到達金屬電阻元件層的方式連接，多個導電層中的至少一個導電層是配線區域導電層，該配線區域導電層在不是金屬電阻元件區域的配線區域中從多個第2配線層中的至少一個第2配線層延伸并到達至少一個第1配線層，電阻元件區域導電層和配線區域導電層在與主表面交叉的方向上的深度相等。