[發明專利]存儲器單元、電路以及制造存儲器單元的方法

有效

• 申請號: 201410598228.5
• 申請日: 2014-10-30
• 公開（公告）號: CN104600075B
• 公開（公告）日: 2018-03-09
• 發明（設計）人: F·拉羅薩;S·尼埃爾;J·德拉洛;A·雷尼耶
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L29/788;H01L29/423
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華

技術領域

本公開涉及分柵式存儲器單元，每個分柵式存儲器單元均包含選擇晶體管部和浮置柵極晶體管部。選擇晶體管部包括選擇柵極，而浮置柵極晶體管部包括浮置柵極和控制柵極。

背景技術

所謂的“分柵式”存儲器單元傳統上由熱電子注入(或者“熱載流子注入”)進行編程。相比于隧道效應編程，熱電子編程具有時間短的優點，比隧道效應編程大約短100倍。相比于隧道效應編程的若干毫秒而言，通過熱電子注入的存儲器單元的編程時間通常在若干微秒的量級。

在熱電子編程期間，存儲器單元的兩個晶體管部彼此合作以將電荷注入浮置柵極。選擇晶體管部具有導電溝道(其中有電流出現)，其包括高動能電子，稱作“熱電子”。當該電流到達浮置柵極晶體管部的導電溝道時，在由施加至控制柵極的電壓創建的橫向電場的影響下，注入區出現在高能電子被注入浮置柵極的位置。

圖1示出了在存儲器陣列的字線WL_i中的傳統的分柵式存儲器單元C1_i,j的布置。存儲器單元的選擇晶體管ST部的選擇柵極SG連接至選擇線SL_i，而浮置柵極晶體管FGT部的控制柵極CG連接至控制柵極線CGL_i。選擇晶體管部的漏極D連接至位線LB_j，以及浮置柵極晶體管FGT部的源極S連接至源極線SCL_i。選擇SL_i、控制柵極CGL_i以及源極SCL_i線并行且鏈接至字線的所有存儲器單元。位線BLj橫切于線SL_i、CGL_i、SCL_i并且還連接至屬于其他字線(未示出)的存儲器單元。

選擇線SL_i接收選擇電壓VS_i，控制柵極線CGL_i接收柵極電壓VG_i，以及源極線SCL_i接收源極電壓VSC。電壓VG通常為高，例如10V，以在浮置柵極晶體管FGT部的溝道中產生支持(favor)將電子注入浮置柵極的橫向電場。電壓VSC足夠高，例如4V，以保證存儲器單元的傳導性。電壓VS通常設置為大于選擇晶體管部的閾值電壓的值，例如，在1V和3V之間。編程電流經過存儲器單元和位線BL_j。在與電流相反的方向上流動(circulate)的電子流經過選擇晶體管部的溝道，直到電子流到達進入浮置柵極晶體管部的溝道的注入點。

盡管具有良好的注入性能，分柵式存儲器單元具有比傳統的閃存單元占用更多的半導體表面、以及由熱電子注入進行編程但僅包含一個控制柵極的缺點。

美國專利5,495,441公開了一種所謂的“分柵式”存儲器單元，其選擇晶體管部被垂直布置以減少存儲器單元的占用面積(footprint)。圖2對應于該文檔的圖7，并且示出了這種存儲器單元的結構的截面圖。圖2中的參考標號是前述文檔的原圖7的參考標號。圖2中示出的存儲器單元C2包括在襯底上方形成由多晶硅(polycrystalline silicon)制成的浮置柵極FG(28)之后在襯底(27)中蝕刻的溝槽。該溝槽已經用氧化物層(200a，200b)覆蓋。之后，由多晶硅制成的導電層(26)已經沉積在整個存儲器單元上。導電層(26)具有在溝槽中延伸并形成垂直選擇柵極SG的部分、在浮置柵極FG(28)上方延伸并且形成水平控制柵極CG的部分、形成存儲器單元的選擇線SL的導電層的剩余部分。在襯底中注入的摻雜區域(21)形成位線BL，以及在溝槽底部處注入的摻雜區域(20)形成與位線BL(21)平行的“源極位線”SBL。因此，存儲器單元C2包括具有長度為L1的垂直溝道的選擇晶體管ST部、以及具有長度為L2的水平溝道的浮置柵極晶體管FGT部，兩個協作以形成具有長度為L1+L2的溝道的晶體管。由相同導電層(26)形成兩個晶體管FGT、ST部的控制CG和選擇SG柵極，因而形成單個組件。存儲器單元C2是與存儲器單元C2’一起形成的，存儲器單元C2’鏈接到相同的選擇線SL(26)以及到相同的位線BL(21)，但是到不同的“源極位線”SBL’(20)。

如圖3所示，存儲器單元C2、C2’的這種結構的存儲器陣列架構明顯不同于圖1所示的傳統架構。兩個成對的存儲器單元的選擇晶體管ST部的源極S連接至與位線BL(21)平行的“源極位線”SBL(20)、SBL’(20)。存儲器單元的選擇線SL(26)、以及柵極SG(26)和CG(26)處于相同電勢，因而柵極SG和CG形成單一的選擇/控制柵極。