[發明專利]CMOS結構的制造方法

在審

• 申請號: 201410594322.3
• 申請日: 2014-10-29
• 公開（公告）號: CN104282629A
• 公開（公告）日: 2015-01-14
• 發明（設計）人: 游步東;呂政;黃賢國;彭川
• 申請（專利權）人: 矽力杰半導體技術(杭州)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;劉鋒

技術領域

本發明涉及半導體技術，更具體地，涉及互補金屬氧化物半導體(CMOS)結構的制造方法。

背景技術

CMOS結構包括在一個半導體襯底上形成的兩種相反類型(即N型和P型)的金屬氧化物半導體場效應晶體管(MOSFET)。CMOS結構可以用于形成低功耗的邏輯電路，因此得到了廣泛的應用。基于CMOS結構的功率變換器控制芯片具有低功耗、集成度高、速度快的優點。

為了形成CMOS結構，針對至少一種類型的MOSFET，在半導體襯底中形成阱區。在阱區中通過摻雜形成該類型的MOSFET的源/漏區。阱區的摻雜類型與其中形成的MOSFET相反，因此，阱區實際上作為該MOSFET半導體襯底。在源/漏區和溝道區之間形成輕摻雜漏(LDD)區，以改善溝道區電場分布和抑制短溝道效應。

在常規的CMOS工藝中，用于形成不同類型的MOSFET的摻雜步驟基本上是彼此獨立的。在形成一種類型的MOSFET的摻雜區時，遮擋另一種類型的MOSFET的有源區，反之亦然。基于CMOS結構的功率變換器控制芯片包括其柵極電介質厚度不同的低壓MOSFET和高壓MOSFET。在形成低壓MOSFET的阱區時，遮擋高壓MOSFET的阱區，反之亦然。因此，CMOS工藝使用大量的掩模和摻雜步驟，工藝復雜，不僅導致生產成本高，而且可能由于不同掩模之間的錯配導致產品良率低以及可靠性差。

因此，期望進一步降低CMOS工藝的成本并減少由于工藝復雜性引入的可靠性問題。

發明內容

有鑒于此，本發明的目的在于提供一種CMOS結構的制造方法，其中可以減少掩模的使用。

根據本發明，提供一種制造CMOS結構的方法，包括：在半導體襯底中形成淺溝槽隔離，所述淺溝槽隔離限定用于第一類型的第一和第二MOSFET的第一區域以及用于第二類型的第三和第四MOSFET的第二區域；以及在半導體襯底上方形成第一至第四柵疊層，其中，第一和第二柵疊層位于第一區域，第三和第四柵疊層位于第二區域，在半導體襯底的第二區域上方形成第三柵疊層和第四柵疊層；其中，第一至第四柵疊層分別包括柵極導體和柵極電介質，并且柵極電介質位于柵極導體和半導體襯底之間，且第一和第三柵疊層的柵極電介質具有第一厚度，以及第二和第四柵疊層的柵極電介質具有第二厚度，并且第二厚度大于第一厚度。

優選地，在所述方法中，在形成第一至第四柵疊層的步驟之后，還包括：對第三和第四柵疊層的柵極導體摻雜以調節其功函數。

優選地，在所述方法中，采用公共的掩模形成第一柵疊層和第三柵疊層的柵極電介質，和/或采用公共的掩模形成第二柵疊層和第四柵疊層的柵極電介質。

優選地，在形成第一至第四柵疊層的步驟之后，還包括形成第一至第四MOSFET的輕摻雜漏區和源/漏區。

優選地，在所述方法中，，采用公共的掩模形成第一和第二MOSFET的源/漏區；和/或采用公共的掩模形成第三和第四MOSFET的源/漏區。

優選地，在所述方法中，，采用公共的掩模形成第一和第二MOSFET的輕摻雜漏區；和/或采用公共的掩模形成第三和第四MOSFET的輕摻雜漏區。

優選地，在所述方法中，，采用公共的掩模形成第一至第四MOSFET中至少一個MOSFET的輕摻雜漏區和源/漏區。

優選地，在所述方法中，形成第一至第四MOSFET的輕摻雜漏區和源/漏區包括：采用第一掩模，以及以第一柵疊層作為硬掩模，注入第一類型的摻雜劑，形成第一類型的第一輕摻雜漏區；采用第二掩模，以及以第三柵疊層作為硬掩模，注入第二類型的摻雜劑，形成第二類型的第三輕摻雜漏區；采用第三掩模，以及以第四柵疊層作為硬掩模，注入第二類型的摻雜劑，形成第二類型的第四輕摻雜漏區；在第一至第四柵疊層的側壁上形成柵極側墻；采用第四掩模，以及第二柵疊層、柵極側墻作為硬掩模，注入第一類型的摻雜劑，形成第一類型的第二輕摻雜漏區和第一類型的源/漏區；以及采用第五掩模，以及第一柵疊層作為硬掩模，注入第一類型的摻雜劑，形成第一類型的源/漏區；采用第六掩模，以及第三柵疊層、第四柵疊層、柵極側墻作為硬掩模，注入第二類型的摻雜劑，形成第二類型的源/漏區；其中，第一至第四掩模分別暴露第一、第三、第四和第二MOSFET的有源區，并且遮擋半導體襯底的其他區域；第五掩模暴露第一MOSFET的有源區，并且遮擋半導體襯底的其他區域，以及第六掩模暴露第二區域，并且遮擋半導體襯底的其他區域。