[發明專利]集成電路元件及其制作方法

在審

• 申請號: 201410562906.2
• 申請日: 2014-10-21
• 公開（公告）號: CN105280620A
• 公開（公告）日: 2016-01-27
• 發明（設計）人: 陳邇浩;林哲歆;顧子琨
• 申請（專利權）人: 財團法人工業技術研究院
• 主分類號: H01L25/00
• 分類號: H01L25/00;H01L21/50
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 梁揮;祁建國

技術領域

本發明關于集成電路元件技術，是一種立體堆疊式的集成電路元件及其制作方法。

背景技術

立體堆疊式集成電路因具有高效能、低耗能、低成本、小尺寸、及集成電路異質整合等優勢，極有潛力成為芯片系統(SystemonChip,SoC)技術發展的新方向，而基板穿孔(Through-SubstrateVia，簡稱TSV)封裝技術更位居關鍵的角色，可克服集成電路制程微縮和低介電值材料的限制，達到低成本及高效能的芯片間電氣互連。

然而，在晶圓與晶圓接合技術上，會發生利用基板穿孔接合上下晶圓中的金屬層時，需要使用兩道光罩分別來進行二次的基板穿孔蝕刻制程，再利用橫向定義的金屬導線連接此兩根基板穿孔，來達到連接上下晶圓中金屬層的目的，這種作法需要兩片不同的基板穿孔光罩，相對的也需要比較多的制程步驟，造成制造成本的增加。但是如果只使用一片基板穿孔光罩來定義不同晶圓上的基板穿孔，因為不同晶圓上的基板穿孔深度不同，為了確保兩個基板穿孔都能成功接到金屬層上，因此蝕刻步驟對深度比較淺的基板穿孔下的金屬層會有過度蝕刻的情形，因此傷害深度較淺的基板穿孔下的金屬層。因此，可發展新的基板穿孔的集成電路元件技術，以改善上述問題。

發明內容

為達成上述目的，根據本發明的一方面，一實施例提供一種集成電路元件，其包括：第一基板，包含第一圖案化金屬層；第二基板，堆疊于該第一基板上，該第二基板包含半導體材料層、第一介電層、第二圖案化金屬層、及第二介電層；其中，該第二圖案化金屬層位于該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有重疊區域；導電通路，位于該重疊區域，至少貫穿該第二基板，以電性連接該第二圖案化金屬層與該第一圖案化金屬層；以及絕緣層，位于該導電通路與該半導體材料層之間。

根據本發明的另一方面，另一實施例提供一種集成電路元件的制造方法，其包括：堆疊第二基板于第一基板上，其中，該第一基板包含第一圖案化金屬層，該第二基板包含半導體材料層、第一介電層、第二圖案化金屬層及第二介電層，該第二圖案化金屬層位于該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有重疊區域；形成貫穿該半導體材料層的第一穿孔于該重疊區域；形成絕緣層于該第一穿孔的側壁上；形成貫穿該第一介電層、該第二圖案化金屬層、及該第二介電層的第二穿孔，且該第二穿孔連通該第一穿孔；以及充填導體材料于該第一穿孔與該第二穿孔之中。

根據本發明的另一方面，另一實施例提供一種集成電路元件的制造方法，其包括：提供第一基板，該第一基板包含第一圖案化金屬層；堆疊第二基板于該第一基板上，該第二基板包含半導體材料層、第一介電層、第二圖案化金屬層及第二介電層，該第二圖案化金屬層位于該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有重疊區域；形成穿孔于該重疊區域，該第一穿孔貫穿該第一介電層、該第二圖案化金屬層、該第二介電層、及該半導體材料層；形成絕緣層于該半導體材料層的側壁上；以及充填導體材料于該穿孔之中。

附圖說明

圖1為根據本發明第一實施例的集成電路元件的剖面結構示意圖。

圖2為根據本發明第二實施例的集成電路元件的剖面結構示意圖。

圖3為根據本發明第三實施例的集成電路元件的剖面結構示意圖。

圖4為根據本發明第四實施例的集成電路元件的剖面結構示意圖。

圖5為本實施例的集成電路元件制造方法的流程示意圖。

圖6A～6E為對應本實施例制作方法的各步驟的集成電路元件結構剖面圖。

圖7為另一實施例的集成電路元件制造方法的流程示意圖。

圖8A～8D為對應本實施例制作方法的各步驟的集成電路元件結構剖面圖。

其中，附圖標記：

100、200、300、400集成電路元件

110第一基板

114、414、415、416第一圖案化金屬層

120第二基板

122半導體材料層

123第一介電層

124、424、425第二圖案化金屬層

125第二介電層

130導電通路

140絕緣層

152阻障層

151種子層

160黏接層

418、428介電層

170第一穿孔

180第二穿孔

190穿孔