[發明專利]半導體元件及其制作方法

有效

• 申請號: 201410561454.6
• 申請日: 2014-10-21
• 公開（公告）號: CN105529298B
• 公開（公告）日: 2020-12-22
• 發明（設計）人: 呂信誼;王鎮和
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體元件及其制作方法。其制作方法包括：首先提供一基底，且基底具有一介電層，然后形成一鋁金屬層于介電層上，形成一鉑金屬層于鋁金屬層上，進行一第一蝕刻制作工藝去除部分鉑金屬層及部分鋁金屬層以形成一圖案化的鉑金屬層，之后再進行一第二蝕刻制作工藝去除部分由圖案化的鉑金屬層所暴露出的鋁金屬層及部分介電層。

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種利用鋁金屬層為蝕刻停止層來圖案化鉑金屬層的方法。

背景技術

微機電(microelectromechanical systems,MEMS)裝置包括具有微機電的基板與微電子電路整合在一起。此種裝置可形成例如微感應器(microsensors)或微驅動器(microactuators)，其基于例如電磁、電致伸縮(electrostrictive)、熱電、壓電、壓阻(piezoresistive)等效應來操作。MEMS裝置可通過微電子技術例如光刻、氣相沉積、及蝕刻等，在絕緣層或其他的基板上制得。近來，有使用與現有的模擬及數字CMOS(互補式金屬氧化物半導體)電路的同類型的制造步驟(例如材料層的沉積與材料層的選擇性移除)來制造MEMS。

鉑金屬由于其特有化學穩定度以及具有抗氧化等特性，因此已廣泛使用于超大型集成電路與微機電領域中作為電熱、濕度以及氣體偵測器。此外，鉑金屬又因具有高功函數且在與介電材料的交界面可針對電子的傳輸產生高電荷阻障屏蔽，因此可用來抑止漏電流。然而，現今對鉑金屬進行圖案化的過程中時常因蝕刻的力道無法被有效控制而造成均一度不佳及底下的介電材料耗損等問題。因此如何改良現行制作工藝即為現今一重要課題。

發明內容

為解決上述問題，本發明優選實施例是公開一種制作半導體元件的方法。首先提供一基底，且基底具有一介電層，然后形成一鋁金屬層于介電層上，形成一鉑金屬層于鋁金屬層上，進行一第一蝕刻制作工藝去除部分鉑金屬層及部分鋁金屬層以形成一圖案化的鉑金屬層，之后再進行一第二蝕刻制作工藝去除部分由圖案化的鉑金屬層所暴露出的鋁金屬層及部分介電層。

本發明另一實施例公開一種半導體元件，包含一基底，該基底具有一介電層；一鋁金屬層設于介電層上；以及一鉑金屬層設于鋁金屬層上。

附圖說明

圖1至圖4為本發明優選實施例制作一半導體元件的方法示意圖。

主要元件符號說明

12 基底 14 導電堆疊層

16 介電層 18 金屬層

20 接觸孔 22 金屬間介電層

24 導電區 26 鋁金屬層

28 阻障層 30 鉑金屬層

具體實施方式

請參照圖1至圖4，圖1至圖4為本發明優選實施例制作一半導體元件的方法示意圖。如圖1所示，首先提供一基底12，例如一由硅、硅覆絕緣材料、外延層、硅鍺層或其他半導體材料所構成的基底。基底12中可包含至少一導電堆疊層14與至少一介電層16設于導電堆疊層14上，其中導電堆疊層14可包含一由金屬層18、接觸孔20、金屬間介電層22以及導電區24等元件所構成的堆疊結構。在本實施例中，導電堆疊層14可利用例如雙鑲嵌(dualdamascene)制作工藝等方式制作而成，而介電層16則優選由低介電常數材料(介電常數低于3.9)、超低介電常數材料(介電常數低于2.6)或通孔型超低介電常數材料所構成，例如本實施例的介電層16優選由氧化硅所構成，但不局限于此。另外導電堆疊層14的層數，包括金屬層18與接觸孔20的數量等均可視產品需求調整，并不局限于本實施例所公開的數量。由于形成導電堆疊層14與介電層16是本領域所熟知技術，在此不另加贅述。