[發明專利]用于數據元素的交織存儲的數據處理設備和方法

有效

• 申請號: 201410554913.8
• 申請日: 2014-10-17
• 公開（公告）號: CN104572480B
• 公開（公告）日: 2019-11-12
• 發明（設計）人: 干納施·蘇亞那拉亞安·達斯卡;魯納·霍姆;斯蒂芬·約翰·希爾
• 申請（專利權）人: ARM有限公司
• 主分類號: G06F12/02
• 分類號: G06F12/02;G06F9/38
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 李曉冬

1.一種數據處理設備，包括：

多個存儲電路，所述多個存儲電路被配置成以交織方式存儲b個比特的多個數據元素；以及

包括多個通道的第一指令執行電路，所述第一指令執行電路被配置成能夠單獨地訪問所述多個存儲電路中的每一個，并且將以下各項接收到所述多個通道中：

(a)所述多個數據元素的子集，以及

(b)所述多個數據元素中的每一個數據元素的y個比特，并且

其中所述第一指令執行電路還被配置成在所述多個通道的每一個上執行公共指令，

其中b大于y并且是y的整數倍；

其中所述多個存儲電路中的每一個被配置成存儲來自所述數據元素中的每一個數據元素的一組比特，該組比特包括至多y個比特，其中存儲在所述多個存儲電路中的相同存儲電路中的各組比特包括與相應數據元素的比特位置的第一子集相對應的至少一組比特和與相應數據元素的比特位置的第二子集相對應的至少一組比特，其中比特位置的第二子集不同于比特位置的第一子集；

其中所述多個存儲電路中的每一個被配置成存儲所述多個數據元素中的至多y/b個數據元素；并且

其中所述多個存儲電路包括不多于b/y個存儲電路。

2.根據權利要求1所述的數據處理設備，

其中所述多個存儲電路進一步被配置成以交織方式存儲c個比特的多個第二數據元素；并且

其中所述數據處理設備包括配置成并行地訪問比所述第一指令執行電路數量少的比特的第二指令執行電路，所述第二指令執行電路包括多個第二通道并且被配置成訪問所述多個存儲電路的第二子集、將來自所述第二子集中的每個存儲電路的所述多個第二數據元素的z/c個第二數據元素中的z個比特接收到所述多個第二通道中、并且在所述多個第二通道中的每一個上執行公共指令。

3.根據權利要求2所述的數據處理設備，

其中所述第二子集由所述多個存儲電路中的一個構成。

4.根據權利要求2所述的數據處理設備，

其中所述第二指令執行電路是浮點單元。

5.根據權利要求2所述的數據處理設備，

其中所述指令執行電路并行地訪問1024個比特；以及

其中所述第二指令執行電路并行地訪問512個比特。

6.根據權利要求1所述的數據處理設備，

其中所述指令執行電路是整數ALU。

7.根據權利要求1所述的數據處理設備，

其中所述多個存儲電路中的每一個被配置成存儲所述數據元素中的每一個數據元素的一組連續比特。

8.根據權利要求1所述的數據處理設備，

其中所述多個存儲電路包括不多于2個存儲電路。

9.根據權利要求1所述的數據處理設備，

其中b是64。

10.根據權利要求1所述的數據處理設備，

其中y是32。

11.根據權利要求1所述的數據處理設備，

其中所述多個存儲電路中的每一個被配置成存儲所述數據元素中的每一個數據元素的恰好y個比特。

12.根據權利要求1所述的數據處理設備，

其中所述多個存儲電路中的每一個被配置成存儲所述多個數據元素的恰好y/b個數據元素。

13.根據權利要求1所述的數據處理設備，

其中所述存儲電路是寄存器組。

14.一種數據存儲方法，所述方法用于以交織方式將b個比特的多個數據元素存儲在多個存儲電路中以由指令執行電路訪問，其中所述指令執行電路包括多個通道并且將以下各項接收到所述多個通道中：

(a)所述多個數據元素的子集，以及

(b)所述多個數據元素中的每一個數據元素的y個比特，

所述方法包括：

所述多個存儲電路中的每一個存儲所述數據元素中的每一個數據元素的一組比特，該組比特包括至多y個比特，其中存儲在所述多個存儲電路中的相同存儲電路中的各組比特包括與相應數據元素的比特位置的第一子集相對應的至少一組比特和與相應數據元素的比特位置的第二子集相對應的至少一組比特，其中比特位置的第二子集不同于比特位置的第一子集；

所述多個存儲電路中的每一個存儲所述多個數據元素中的至多y/b個，

其中b大于y并且是y的整數倍；以及

其中所述多個存儲電路包括不多于b/y個存儲電路。