[發(fā)明專利]一種NAND閃存及制備方法

有效

• 申請?zhí)枺?/td>: 201410550486.6
• 申請日: 2014-10-16
• 公開（公告）號: CN104269409A
• 公開（公告）日: 2015-01-07
• 發(fā)明（設(shè)計(jì)）人: 亢勇;陳邦明
• 申請（專利權(quán)）人: 上海新儲(chǔ)集成電路有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 上海申新律師事務(wù)所 31272
• 代理人: 吳俊

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件制備工藝，尤其涉及一種基于Gate?Last金屬柵工藝的二維NAND型閃存工藝。

背景技術(shù)

NAND型閃存已經(jīng)成為目前主流的非易失存儲(chǔ)技術(shù)，廣泛應(yīng)用于數(shù)據(jù)中心、個(gè)人電腦、手機(jī)、智能終端、消費(fèi)電子等各個(gè)領(lǐng)域，而且仍然呈現(xiàn)需求不斷增長的局面。NAND型閃存的制造工藝也應(yīng)經(jīng)發(fā)展到了16nm，從二維的制造工藝向三維的制造工藝轉(zhuǎn)化。三星公司已經(jīng)宣布了128Gb24個(gè)單元堆疊的三維NAND芯片的商業(yè)化生產(chǎn)。美光公司則宣布了16nm?128Gb的新型二維NAND芯片，使用新型的二維單元結(jié)構(gòu)突破傳統(tǒng)二維結(jié)構(gòu)尺寸縮小的限制。

但是無論是傳統(tǒng)的二維NAND閃存工藝還是美光新型的二維工藝，以及三維NAND閃存工藝都不能很好的實(shí)現(xiàn)與先進(jìn)CMOS工藝的集成。三星、美光等NAND閃存大廠均采用專門的生產(chǎn)線，但是這些生產(chǎn)線與CMOS邏輯工藝不兼容。以CMOS工藝為主的各晶圓代工廠均無法實(shí)現(xiàn)NAND閃存的生產(chǎn)。傳統(tǒng)的二維NAND閃存工藝和三維NAND閃存工藝雖然已經(jīng)到了十幾納米的工藝，但是這僅僅是對于NAND單元陣列而言的，其邏輯控制電路和模擬電路部分仍然采用的是很落后的CMOS工藝，例如是基于180nm、130nm工藝的生產(chǎn)線。一方面是芯片成本的考慮，先進(jìn)CMOS制程會(huì)增加芯片的制造成本；另一方面是NAND閃存單元的寫入需要20V左右的電壓，在先進(jìn)的CMOS工藝上實(shí)現(xiàn)高壓CMOS管的工藝難度和成本也比較大。美光的新型二維NAND閃存工藝盡管在存儲(chǔ)單元陣列區(qū)采用了高介電常數(shù)金屬柵(HKMG)的先進(jìn)CMOS工藝，但其芯片的邏輯控制電路和模擬電路部分仍然采用的是很落后的CMOS工藝，而且其NAND閃存單元的HKMG工藝采用的是Gate?First(先柵極)的工藝集成方法，與目前主流的先進(jìn)CMOS工藝不兼容。

目前有些應(yīng)用，特別是嵌入式應(yīng)用，需要特別高速的芯片處理速度，但是又不需要特別大容量的NAND型閃存，例如在幾個(gè)Gb量級。這種需求需要非常先進(jìn)的CMOS制程，例如28nm/20nm的HKMGCMOS工藝，以高速的實(shí)現(xiàn)各種復(fù)雜的邏輯功能，但同時(shí)又需要幾個(gè)Gb量級的NAND閃存作為數(shù)據(jù)存取區(qū)域。目前的做法是采用兩顆獨(dú)立的芯片，邏輯功能部分采用先進(jìn)CMOS制程來制造，NAND閃存芯片來自于專門的制造商。但是隨著NAND制造商制造工藝的不斷發(fā)展，出于經(jīng)濟(jì)的考慮低容量的閃存在先進(jìn)工藝上制造并不合算，通常采用落后幾代的工藝來制造低容量的閃存。但是NAND閃存制造商這些落后的工藝并不會(huì)一直保留，淘汰的很快。此外目前系統(tǒng)小型化、集成化是發(fā)展的趨勢，多個(gè)芯片功能集成到一個(gè)芯片無論從性能、功耗還是成本上都是有優(yōu)勢的。

發(fā)明內(nèi)容

本發(fā)明提出了一種基于Gate?Last(后柵極工藝)金屬柵工藝的二維NAND型閃存工藝，采用金屬柵工藝實(shí)現(xiàn)NAND單元的控制柵，而不是傳統(tǒng)的多晶硅環(huán)繞控制柵，可以實(shí)現(xiàn)與高介電常數(shù)金屬柵先進(jìn)CMOS工藝的集成，與目前主流的Gate?Last?CMOS工藝兼容，克服了目前NAND閃存工藝無法與先進(jìn)標(biāo)準(zhǔn)邏輯工藝兼容的問題。同時(shí)提出了如何在高介電常數(shù)金屬柵先進(jìn)CMOS工藝中實(shí)現(xiàn)高壓DMOS器件的方法，以實(shí)現(xiàn)NAND閃存的擦寫操作。

本發(fā)明所采用的技術(shù)方案為：

一種NAND閃存制備方法，其中，包括如下步驟：

提供一設(shè)置有隔離區(qū)和有源區(qū)的襯底，所述襯底中定義有CMOS電路區(qū)和存儲(chǔ)單元陣列區(qū)；

在所述襯底的上表面依次沉積一介電層和第一柵極材料層，刻蝕所述第一柵極材料層形成浮柵，且位于所述儲(chǔ)存單元區(qū)之上的浮柵位于相鄰所述隔離區(qū)之間的襯底之上；

制備第一絕緣材料層覆蓋在所述浮柵的上表面，且該第一絕緣材料層覆蓋在存儲(chǔ)單元陣列區(qū)之上的浮柵之間的介電層上表面；

制備一犧牲柵極覆蓋在第一絕緣材料層的上表面，且位于存儲(chǔ)單元陣列區(qū)中的犧牲柵極同時(shí)將底部兩側(cè)浮柵的中間區(qū)域進(jìn)行覆蓋；

于所述CMOS電路區(qū)的襯底中形成源/漏極；

沉積第二絕緣材料層并拋光至犧牲柵極的上表面，移除所述犧牲柵極；

移除位于所述CMOS電路區(qū)中的第一絕緣材料層及浮柵；

沉積第二柵極材料層并拋光至所述第二絕緣材料層的上表面形成控制柵；

形成金屬互聯(lián)結(jié)構(gòu)。

上述的制備方法，其中，采用光刻和刻蝕工藝在所述襯底中形成若干溝槽，并于所述溝槽中填充絕緣材料形成所述隔離區(qū)。

上述的制備方法，其中，形成源/漏極的具體步驟如下：