[發明專利]半導體元件及其制作方法

有效

• 申請號: 201410541924.2
• 申請日: 2014-10-14
• 公開（公告）號: CN105575885B
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 洪慶文;黃志森;陳意維;林建廷;鄒世芳;呂佳霖;陳俊隆;廖琨垣;張峰溢;陳界得
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/336;H01L29/78;H01L23/528
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體元件及其制作方法。其制作方法包括：首先提供一基底，然后形成多個柵極結構于基底上，形成一第一停止層于柵極結構上，形成一第二停止層于第一停止層上，形成一第一介電層于第二停止層上，形成多個第一開口于第一介電層中并暴露第二停止層，形成多個第二開口于第一介電層及第二停止層中并暴露第一停止層以及去除部分第二停止層及部分第一停止層以暴露出柵極結構。

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種利用四道光刻暨蝕刻制作工藝于介電層中形成開口的方法。

背景技術

近年來，隨著場效晶體管(field effect transistors,FETs)元件尺寸持續地縮小，現有平面式(planar)場效晶體管元件的發展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(fin fieldeffect transistor,Fin FET)元件來取代平面晶體管元件已成為目前的主流發展趨勢。由于鰭狀場效晶體管元件的立體結構可增加柵極與鰭狀結構的接觸面積，因此，可進一步增加柵極對于載流子通道區域的控制，從而降低小尺寸元件面臨的漏極引發能帶降低(draininduced barrier lowering,DIBL)效應，并可以抑制短通道效應(short channel effect,SCE)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅動電流。甚而，晶體管元件的臨界電壓(threshold voltage)也可通過調整柵極的功函數而加以調控。

然而，在現有的鰭狀場效晶體管元件制作工藝中，結合金屬柵極與接觸插塞等元件的制作工藝時仍因光學的限制遇到一些瓶頸，例如所形成的接觸插塞常因所設置的位置不佳而直接貫穿金屬柵極，影響元件的整體電性表現。因此如何改良現有鰭狀場效晶體管制作工藝與架構即為現今一重要課題。

發明內容

為解決上述問題，本發明優選實施例公開一種制作半導體元件的方法。首先提供一基底，然后形成多個柵極結構于基底上，形成一第一停止層于柵極結構上，形成一第二停止層于第一停止層上，形成一第一介電層于第二停止層上，形成多個第一開口于第一介電層中并暴露第二停止層，形成多個第二開口于第一介電層及第二停止層中并暴露第一停止層以及去除部分第二停止層及部分第一停止層以暴露出柵極結構。

本發明另一實施例公開一種半導體元件，包含一基底、多個柵極結構設于基底上、一層間介電層環繞柵極結構、一第一停止層設于層間介電層及柵極結構上、一第一介電層設于第一停止層上、一第二停止層設于第一介電層上、一第二介電層設于第二停止層上、多個第一接觸插塞設于層間介電層、第一停止層及第一介電層中并電連接至基底中的一源極/漏極區域、多個第二接觸插塞設于第二停止層及第二介電層中并電連接至第一接觸插塞以及多個第三接觸插塞設于第一停止層、第一介電層、第二停止層及第二介電層中并電連接至柵極結構。

附圖說明

圖1至圖4為本發明第一實施例制作一半導體元件的方法示意圖；

圖5至圖8為本發明另一實施例制作半導體元件的方法示意圖；

圖9至圖12為本發明另一實施例制作半導體元件的方法示意圖。

主要元件符號說明

12 基底 14 鰭狀結構

16 淺溝隔離 18 金屬柵極

20 金屬柵極

24 間隙壁 26 源極/漏極區域

28 外延層 30 接觸洞蝕刻停止層

32 層間介電層 34 功函數金屬層