[發(fā)明專利]一種半導(dǎo)體器件及其制備方法、電子裝置

有效

• 申請?zhí)枺?/td>: 201410538013.4
• 申請日: 2014-10-13
• 公開（公告）號: CN105576023B
• 公開（公告）日: 2019-02-01
• 發(fā)明（設(shè)計）人: 張海洋;鄭喆
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 高偉;馮永貞

本發(fā)明涉及一種半導(dǎo)體器件及其制備方法、電子裝置，所述方法包括步驟S1：提供基底，在所述基底中形成有若干鰭片，在所述鰭片上形成有間隙壁材料層；步驟S2：在所述基底上形成掩膜疊層并圖案化，以形成開口，露出間隙壁材料層；步驟S3：蝕刻所述間隙壁材料層，以在所述鰭片的側(cè)壁上形成間隙壁并露出所述鰭片；步驟S4：蝕刻所述間隙壁和所述鰭片，以在所述鰭片的頂部形成平坦的表面；步驟S5：圓化所述鰭片的頂部，以得到圓滑的表面。本發(fā)明所述方法使所述鰭片的表面更加圓滑，從而在外延SiGe時具有更好的效果，極大的提高了半導(dǎo)體器件的性能和良率。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種半導(dǎo)體器件及其制備方法、電子裝置。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的不斷發(fā)展，為了提高器件的性能，需要不斷縮小集成電路器件的尺寸，隨著CMOS器件尺寸的不斷縮小，促進了三維設(shè)計如鰭片場效應(yīng)晶體管(FinFET)的發(fā)展。

相對于現(xiàn)有的平面晶體管，所述FinFET器件在溝道控制以及降低淺溝道效應(yīng)等方面具有更加優(yōu)越的性能；平面柵極結(jié)構(gòu)設(shè)置于所述溝道上方，而在FinFET中所述柵極環(huán)繞所述鰭片設(shè)置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出。

現(xiàn)有技術(shù)中有很多方法來提高半導(dǎo)體器件的性能，例如提高半導(dǎo)體器件中電子的流動性，在眾多方法中應(yīng)變硅(strain silicon)受到更多的關(guān)注，而且在實際工藝中得到實現(xiàn)和應(yīng)用，例如在PMOS晶體管中通過在PMOS的源漏上形成SiGe來增加應(yīng)力，以提高器件的性能，同樣在NMOS晶體管中形成SiC來提高器件的性能。

在FinFET器件制備過程中，在蝕刻位于鰭片上方的掩膜層露出所述鰭片的過程中，會對所述鰭片造成損壞，在所述鰭片頂部形成硅凹槽(silicon recess)，隨著器件尺寸的不斷縮小，所述硅凹槽對于器件性能的影響顯著，特別是在所述鰭片上外延SiGe時，SiGe的高度以及形貌由于所述硅凹槽變得均一性很差，導(dǎo)致器件性能下降。

為了提高半導(dǎo)體器件的性能和良率，需要對器件的制備方法作進一步的改進，以便消除上述問題。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。

本發(fā)明為了解決現(xiàn)有技術(shù)中存在的問題，提供了一種半導(dǎo)體器件的制備方法，包括：

步驟S1：提供基底，在所述基底中形成有若干鰭片，在所述鰭片上形成有間隙壁材料層；

步驟S2：在所述基底上形成掩膜疊層并圖案化，以形成開口，露出間隙壁材料層；

步驟S3：蝕刻所述間隙壁材料層，以在所述鰭片的側(cè)壁上形成間隙壁并露出所述鰭片；

步驟S4：蝕刻所述間隙壁和所述鰭片，以在所述鰭片的頂部形成平坦的表面；

步驟S5：圓化所述鰭片的頂部，以得到圓滑的表面。

可選地，在所述步驟S2中圖案化的同時和/或在所述步驟S3中蝕刻所述間隙壁材料層的同時會在所述鰭片的頂部形成V形凹槽。

可選地，所述步驟S4包括：

步驟S411：蝕刻所述鰭片至所述凹槽的底部，以在所述鰭片的頂部形成所述平坦的表面；

步驟S412：蝕刻所述間隙壁至所述鰭片的頂部。

可選地，在所述步驟S41中選用各向同性蝕刻或者化學(xué)干法蝕刻的方法蝕刻所述鰭片；

可選地，所述步驟S4包括：

步驟S421：蝕刻所述間隙壁至所述凹槽的底部或者全部去除；