[發明專利]一種圖像傳感器制備工藝

在審

• 申請號: 201410526463.1
• 申請日: 2014-09-30
• 公開（公告）號: CN104253139A
• 公開（公告）日: 2014-12-31
• 發明（設計）人: 胡思平;朱繼鋒;肖勝安;董金文
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 上海申新律師事務所 31272
• 代理人: 吳俊

技術領域

本發明涉及半導體領域，具體涉及一種圖像傳感器制備工藝。

背景技術

CMOS圖像傳感器屬于光電元器件，CMOS圖像傳感器由于其制造工藝和現有集成電路制造工藝兼容，同時其性能比原有的電荷耦合器件(CCD)圖像傳感器有很多優點，而逐漸成為圖像傳感器的主流。CMOS圖像傳感器可以將驅動電路和像素集成在一起，簡化了硬件設計，同時也降低了系統的功耗。CMOS圖像傳感器由于在采集光信號的同時就可以取出電信號，還能實時處理圖像信息，速度比CCD圖像傳感器快，同時CMOS圖像傳感器還具有價格便宜，帶寬較大，防模糊，訪問的靈活性和較大的填充系數的優點而得到了大量的使用，廣泛應用于工業自動控制和消費電子等多種產品中，如監視器，視頻通訊，玩具等。鑒于CMOS圖像傳感器的諸多優點，現在CIS的研究和發展是要利用其系統集成的優點來實現多功能和智能化；利用其具有訪問靈活的優點，可以通過只讀出感光面上感興趣的小區域來實現高的幀速率CMOS；同時CMOS圖像傳感器寬動態范圍，高分辨率和低噪聲技術也在不斷發展。

現有技術中圖像傳感器的制備部分制備流程可參照圖1a～1b所示，首先提供一包括第一晶圓1和第二晶圓2的半導體結構，第一晶圓包括襯底1a和氧化層1b，同樣的第二晶圓2包括襯底2a和氧化層2b；此外，在第二晶圓2頂部還設置有一溝槽，在溝槽中設置有一電極4，在襯底2a頂部和溝槽暴露的表面均覆蓋有第一介電層3，結構如圖1所示；之后沉積一層較厚的第二介電層5覆蓋在第一介電層3之上并將溝槽剩余的部分進行填充，如圖2所示，之后對第二介電層5進行平坦化處理。但是本領域技術人員發現，在對第二介電層5進行平坦化處理后，剩余的第二介電層5在不同位置處的厚度差異性很大。這是在沉積第二介電層5時，溝槽頂部的介電層會相應的形成有凹槽，因此在進行研磨時，凹槽附近的第二介電層5研磨速率一般來說會大于其他位置處的研磨速率，進而很容易產生蝶形缺陷(Dishing)6。以上問題這是本領域技術人員所不期望看到的。

發明內容

本發明根據現有技術的不足提供了一種圖像傳感器的制備方法，包括如下步驟：

步驟S1、提供一半導體結構，所述半導體結構的頂部設置有溝槽，所述溝槽中形成有引線，所述半導體結構頂部和所述溝槽暴露的表面覆蓋有第一介電層；

步驟S2：沉積第二介電層覆蓋在所述第一介電層和所述引線的上表面并將所述溝槽進行填充；

步驟S3：進行一反刻蝕的工藝，以降低所述第二介電層的厚度，并在溝槽上方的第二介電層表面形成凸狀結構；

步驟S4：對所述第二介電層進行平坦化處理，藉由所述凸狀結構來提高所述第二介電層的研磨后的表面平整度。

上述的制備工藝，其中，所述半導體結構包括一第一晶圓和鍵合在第一晶圓之上的第二晶圓；

所述第一晶圓和所述第二晶圓均包括一襯底和一氧化層，且所述第一晶圓和所述第二晶圓各自包括的氧化層之間接觸面為鍵合面。

上述的制備工藝，其中，所述第一晶圓和所述第二晶圓各自包括的氧化層中均設置有至少一個第一金屬層，且所述第一晶圓和所述第二晶圓中的第一金屬層均一對一地上下重疊并接觸。

上述的制備工藝，其中，所述第二晶圓的襯底內一預設深度內還設置有第二金屬層，且該第二金屬層與所述引線接觸。

上述的制備工藝，其中，所述引線為T型金屬，且該引線頂部開設有一凹槽。

上述的制備工藝，其中，所述第二介電層為氧化硅。

上述的制備工藝，其中，反刻蝕的工藝包括光刻和干法刻蝕工藝。

上述的制備工藝，其中，所述凸狀結構位于所述溝槽頂部和/或溝槽附近。

上述的制備工藝，其中，所述平坦化處理為化學機械研磨。

本發明通過采用反刻蝕工藝，來準確控制平坦化工藝的終點，提高薄膜均勻性及降低成本，進而可改善圖像傳感器的成像質量，從而運用于大規模生產。

附圖說明

通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特征、外形和優點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發明的主旨。

圖1a～1d為現有技術中制備圖像傳感器的部分工藝流程圖。

圖2a為本發明的半導體結構示意圖；

圖2b為本發明沉積第二介電層的示意圖；

圖2c(1)和圖2c(2)為本發明進行反刻蝕工藝之后兩個實施例圖；

圖2d為本發明進行研磨處理后的示意圖。

具體實施方式