[發明專利]一種MOS靜電保護結構及保護方法

有效

• 申請號: 201410520449.0
• 申請日: 2014-09-30
• 公開（公告）號: CN104282667B
• 公開（公告）日: 2017-11-10
• 發明（設計）人: 何明江;陳愛軍;馬先東
• 申請（專利權）人: 中航（重慶）微電子有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60;H01L29/06
• 代理公司: 上海光華專利事務所31219
• 代理人: 李儀萍

技術領域

本發明涉及集成電路技術領域，特別是涉及一種MOS靜電保護結構及保護方法。

背景技術

在制造工藝和最終系統應用過程中，集成電路可能出現靜電放電(Electrostatics Discharge，ESD)現象。ESD現象通常會引起高電壓電位的放電(一般幾千伏)而導致短期(一般100ns)的高電流(幾安培)脈沖，這將破壞在當前集成電路中存在的脆弱器件，造成系統的功能失效。因而，對集成電路來說進行靜電保護是必不可少的，各大芯片生產廠商也越來越重視芯片集成電路抗靜電放電能力的設計。

MOS器件是一種重要的靜電保護器件，被廣泛應用于集成電路的靜電保護。目前在基于淺溝道隔離結構(STI)的MOS工藝下，對靜電保護能力的需求越來越高。

現有技術中，采用的MOS靜電保護結構如圖1和圖2所示，圖1為NMOS靜電保護結構，圖2為PMOS靜電保護結構，具體結構包括：第一導電類型襯底101；結合于所述第一導電類型襯底101表面的柵極結構，所述柵極結構包括柵介質層102和形成于所述柵介質層102表面的柵極103；所述柵極結構兩側的襯底101中分別形成有第二導電類型的源極區104和漏極區，由所述源極區104和漏極區分別引出源電極107和漏電極108。所述漏極區包括第二導電類型輕摻雜漏極區105和形成于所述第二導電類型輕摻雜漏極區105中一端的第二導電類型重摻雜漏極區106。

而在采用MOS管靜電的保護電路上，HBM(人體放電模式)靜電測試，目前業界已經達到6KV，如果進一步增大，現有的這種結構就不能起到保護作用，達不到使用要求。因為現有技術的這種結構，其漏極區的電阻為橫向電阻，當發生靜電放電時，該電阻阻值不夠大，經過該電阻產生的電壓降也不高，因此，靜電電流減小不夠多，不能很好的起到靜電保護作用。

因此，提供一種具有更強保護能力的MOS靜電保護結構及保護方法是本領域技術人員需要解決的課題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種MOS靜電保護結構及保護方法，用于解決現有技術中漏極區電阻小導致靜電保護能力不夠強的問題。

為實現上述目的及其他相關目的，本發明提供一種MOS靜電保護結構，所述MOS靜電保護結構至少包括在漏極區中制作的淺溝道隔離結構，所述淺溝道隔離結構包括溝槽和填充于所述溝槽內的介質層。

作為本發明的MOS靜電保護結構的一種優選方案，所述溝槽為倒梯形或長方形溝槽，所述介質層為二氧化硅。

作為本發明的MOS靜電保護結構的一種優選方案，所述淺溝道隔離結構的深度小于漏極區的深度。

作為本發明的MOS靜電保護結構的一種優選方案，所述淺溝道隔離結構的深度范圍為0.3～0.8μm，所述漏極區的深度范圍為0.4～3μm。

作為本發明的MOS靜電保護結構的一種優選方案，所述MOS靜電保護結構包括：第一導電類型襯底；結合于所述第一導電類型襯底表面的柵極結構，所述柵極結構包括柵介質層和形成于所述柵介質層表面的柵極；

所述柵極結構兩側的襯底中分別形成有第二導電類型的源極區和漏極區，由所述源極區和漏極區分別引出源電極和漏電極。

作為本發明的MOS靜電保護結構的一種優選方案，所述襯底為第一導電類型輕摻雜，所述源極區為第二導電類型的重摻雜。

作為本發明的MOS靜電保護結構的一種優選方案，所述漏極區包括第二導電類型輕摻雜漏極區和形成于所述第二導電類型輕摻雜漏極區中一端的第二導電類型重摻雜漏極區，所述淺溝道隔離結構形成于柵極結構和第二導電類型重摻雜漏極區之間的第二導電類型輕摻雜漏極區中。

作為本發明的MOS靜電保護結構的一種優選方案，所述第一導電類型為P型，第二導電類型為N型，或者第一導電類型為N型，第二導電類型為P型。

本發明還提供一種利用MOS靜電保護結構進行靜電保護的方法，該方法通過漏極區中的淺溝道隔離結構，使漏極區電阻長度增加，從而增大漏極區電阻值，提高靜電保護能力。

作為本發明的MOS靜電保護方法的一種優選方案，所述靜電保護結構為NMOS，所述柵極、源電極、襯底均接地，所述漏電極為靜電信號輸入端。

作為本發明的MOS靜電保護方法的一種優選方案，所述靜電保護結構為PMOS，所述柵極、源電極、襯底均接高電平，所述漏電極為靜電信號輸入端。