[發(fā)明專利]一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法

在審

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• 申請日: 2014-09-28
• 公開（公告）號: CN104241141A
• 公開（公告）日: 2014-12-24
• 發(fā)明（設(shè)計(jì)）人: 曾紹海;李銘;易春艷
• 申請（專利權(quán)）人: 上海集成電路研發(fā)中心有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/20;H01L29/78
• 代理公司: 上海天辰知識產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31275
• 代理人: 吳世華;林彥之

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，更具體地，涉及一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法。

背景技術(shù)

隨著超大規(guī)模集成電路特征尺寸的微縮化持續(xù)發(fā)展，電路元件的尺寸越來越小，且操作的速度也越來越快。如何改善電路元件的驅(qū)動(dòng)電流顯得日益重要。

在CMOS器件的制造技術(shù)中，常規(guī)上是將P型金屬氧化物半導(dǎo)體場效應(yīng)(PMOS)晶體管和N型金屬氧化物半導(dǎo)體場效應(yīng)(NMOS)晶體管分開進(jìn)行處理的。例如，在PMOS器件的制造工藝中采用具有壓應(yīng)力的材料，而在NMOS器件中采用具有張應(yīng)力的材料，以向溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，從而提高載流子的遷移率。其中，嵌入式硅鍺技術(shù)(eSiGe)通過在PMOS晶體管的源漏(S/D)區(qū)形成應(yīng)變硅鍺合金(SiGe)應(yīng)力層、能夠提高溝道空穴的遷移率而成為PMOS應(yīng)力工程的主要技術(shù)之一。

然而，當(dāng)需要在外延生長和其他集成工藝過程中應(yīng)用嵌入式硅鍺技術(shù)時(shí)，就會(huì)發(fā)生在SiGe/Si界面處產(chǎn)生缺陷的現(xiàn)象，尤其是當(dāng)SiGe應(yīng)力層中的Ge原子百分含量較高時(shí)。例如，在外延生長工藝過程中應(yīng)用嵌入式硅鍺技術(shù)時(shí)，現(xiàn)有技術(shù)的方法是在Si基底上直接淀積SiGe層。由于Si-Ge化學(xué)鍵具有比Si-Si化學(xué)鍵更大的晶格常數(shù)，因此，在SiGe/Si界面處會(huì)產(chǎn)生較大的應(yīng)力聚集，這樣生長的薄膜線位錯(cuò)密度極高。同時(shí)，源漏(S/D)形貌對應(yīng)用嵌入式硅鍺技術(shù)時(shí)的影響也很大，這是由于SiGe薄膜在不同晶向上的生長機(jī)理有所不同。SiGe在源漏的側(cè)壁的晶向是(110)晶向，在源漏的底部是(001)晶向，而在(110)晶向方向的成核速率要大于在(001)晶向方向的速率。因此，在(110)晶向方向的SiGe平整度會(huì)比較粗糙，從而導(dǎo)致整個(gè)SiGe薄膜的缺陷較多。

上述這些缺陷將會(huì)使溝道內(nèi)的應(yīng)力減弱，從而影響PMOS晶體管的性能。而且，這些缺陷還會(huì)使源漏區(qū)與N阱或基底之間的PN結(jié)漏電流增加，從而使PMOS晶體管的性能進(jìn)一步地惡化。

目前，控制上述缺陷的主要手段是控制SiGe中Ge的含量以及優(yōu)化外延工藝。其中，雖然減少Ge的含量能降低缺陷，但也會(huì)使形成的硅鍺應(yīng)力層對溝道區(qū)施加的應(yīng)力隨之減少，從而不能達(dá)到提高空穴遷移率的效果；而優(yōu)化外延工藝在減少缺陷方面的效果也很有限。

因此，在現(xiàn)有的硅鍺外延生長技術(shù)中，在控制SiGe/Si界面處缺陷生成的同時(shí)，無法保證形成的應(yīng)變硅鍺合金應(yīng)力層對PMOS器件的溝道區(qū)施加的應(yīng)力免受不利影響。鑒于以上原因，急需開發(fā)一種用于制作嵌入式硅鍺應(yīng)變PMOS器件結(jié)構(gòu)的方法，以解決上述問題。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，以控制形成應(yīng)變硅鍺合金應(yīng)力層時(shí)在SiGe/Si界面處產(chǎn)生缺陷，并保證形成的應(yīng)變硅鍺合金應(yīng)力層對PMOS器件溝道區(qū)施加的應(yīng)力不受影響。

為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

一種用于制作嵌入式硅鍺應(yīng)變PMOS器件的方法，其特征在于，包括：

步驟一：提供一平面半導(dǎo)體基底，在所述半導(dǎo)體基底上依次形成硅鍺合金層和單晶硅層；

步驟二：形成淺溝槽隔離、柵極及側(cè)墻，所述淺溝槽隔離停留在所述半導(dǎo)體基底；

步驟三：形成PMOS源漏凹槽，所述源漏凹槽停留在所述硅鍺合金層；

步驟四：在所述源漏凹槽內(nèi)繼續(xù)生長硅鍺合金層，以在PMOS源漏區(qū)域形成應(yīng)變硅鍺合金應(yīng)力層。

優(yōu)選的，步驟一中，采用外延生長方法在所述半導(dǎo)體基底上依次淀積形成所述硅鍺合金層和所述單晶硅層。

優(yōu)選的，步驟一中，所述硅鍺合金中鍺的濃度不大于15％原子百分?jǐn)?shù)。

優(yōu)選的，步驟一中，所述單晶硅層的厚度為400～700A。

優(yōu)選的，步驟三中，采用干法刻蝕方法在所述單晶硅層形成所述PMOS源漏凹槽，并直至露出所述單晶硅層下方的所述硅鍺合金層。

優(yōu)選的，步驟四中，采用選擇性外延方法在所述PMOS源漏凹槽內(nèi)繼續(xù)淀積生長硅鍺合金層。

優(yōu)選的，步驟四中，采用選擇性外延方法在所述PMOS源漏凹槽內(nèi)繼續(xù)淀積生長硅鍺合金層，直至填滿所述PMOS源漏凹槽。

優(yōu)選的，步驟四中，所述選擇性外延方法的反應(yīng)氣體為二氯氫硅、鍺烷和氫氣的混合氣體，工藝溫度為610～740℃。