[發明專利]一種CMOS加法單元

有效

• 申請號: 201410505610.7
• 申請日: 2014-09-28
• 公開（公告）號: CN104378104B
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 胡建平;程偉
• 申請（專利權）人: 寧波大學
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 寧波奧圣專利代理事務所(普通合伙)33226
• 代理人: 方小惠

技術領域

本發明涉及一種加法單元，尤其是涉及一種CMOS加法單元。

背景技術

全加器作為電子系統的基本運算單元，在很多VLSI系統中具有非常廣泛的應用，如在高性能微處理器和DSP處理器中，一位全加器的運算能力至關重要。一位全加器運算常常處于高性能處理器系統部件的關鍵路徑中，尤其是在算術邏輯單元中一位全加器的運算性能對處理器的性能起著非常關鍵的作用。隨著微處理器的運算速度越來越快，對快速一位全加器的需求也越來越高，其速度和功耗以及面積等的性能將直接影響到整個集成電路的整體性能。

現有的加法單元的電路類型主要有靜態邏輯和動態邏輯兩種，其中基于CMOS互補邏輯結構的加法單元如圖2所示，基于傳輸管邏輯結構的加法單元如圖3所示，基于普通常用動態邏輯結構的加法單元如圖4所示。基于CMOS互補邏輯結構的加法單元和基于傳輸管邏輯結構的加法單元均為靜態邏輯型電路，基于普通常用動態邏輯結構的加法單元為動態邏輯型電路，由此，圖4所示電路相對于圖2和圖3所示電路，使用的晶體管數量更少，使得相對于前一級負載更小，致使電路的速度大大減小，延時功耗積也變小，更有利于電路的低功耗目的。但是動態邏輯電路本身也有一些致使導致電路性能變差的因素：如電荷泄露效應，電荷分享問題等等，這些效應常常導致電路(特別是高頻率的時候)消耗更多的能耗，這在如今大規模集成電路設計的環境下是會產生巨大損失。

鑒此，設計了一種動態邏輯性的CMOS加法單元電路來解決電荷泄露效和電荷分享問題，使電路不管工作在低頻還是高頻情況下，均具有較小的電路延時和功耗-延時具有重要意義。

發明內容

本發明所要解決的技術問題是提供一種電路延時和功耗-延時積均較小的CMOS加法單元。該CMOS加法單元不管工作在低頻還是高頻情況下，均具有較小的電路延時和功耗-延時，低功耗特性明顯。

本發明解決上述技術問題所采用的技術方案為：一種CMOS加法單元，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管，所述的第一PMOS管的源極、所述的第二PMOS管的源極、所述的第三PMOS管的源極、所述的第四PMOS管的源極、所述的第五PMOS管的源極和所述的第六PMOS管的源極均接入電源，所述的第一PMOS管的漏極、所述的第二PMOS管的漏極、所述的第一NMOS管的源極、所述的第二NMOS管的源極、所述的第十NMOS管的源極、所述的第十一NMOS管的源極均接地，所述的第一PMOS管的漏極、所述的第二PMOS管的漏極、所述的第七NMOS管的漏極、所述的第八NMOS管的漏極、所述的第六NMOS管的漏極、所述的第三PMOS管的柵極、所述的第九NMOS管的柵極和所述的第十五NMOS管的柵極相連，所述的第二PMOS管的柵極、所述的第三PMOS管的漏極和所述的第九NMOS管的漏極相連且其連接端為高位進位信號輸出端，用于向高一位輸出進位信號，所述的第七NMOS管的源極、所述的第三NMOS管的漏極和所述的第四NMOS管的漏極連接，所述的第八NMOS管的源極和所述的第五NMOS管的漏極連接，所述的第一NMOS管的漏極、所述的第三NMOS管的源極、所述的第四NMOS管的源極、所述的第五NMOS管的源極、所述的第六NMOS管的柵極和所述的第九NMOS管的源極連接，所述的第二NMOS管的漏極與所述的第六NMOS管的源極連接，所述的第四PMOS管的漏極、所述的第五PMOS管的漏極、所述的第十五NMOS管的漏極、所述的第十六NMOS管的漏極、所述的第十九NMOS管的漏極、所述的第六PMOS管的柵極和所述的第二十NMOS管的柵極連接，所述的第十五NMOS管的源極、所述的第十二NMOS管的漏極、所述的第十三NMOS管的漏極和所述的第十四NMOS管的漏極連接，所述的第十六NMOS管的源極和所述的第十七NMOS管的漏極連接，所述的第十七NMOS管的源極和所述的第十八NMOS管的漏極連接，所述的第十NMOS管的漏極、所述的第十二NMOS管的源極、所述的第十三NMOS管的源極、所述的第十四NMOS管的源極、所述的第十八NMOS管的源極、第十九NMOS管的柵極和第二十NMOS管的源極連接，所述的第十九NMOS管的源極和所述的第十一NMOS管的漏極連接，所述的第六PMOS管的漏極、所述的第二十NMOS管的漏極和所述的第五PMOS管的柵極連接且其連接端為本位和值信號輸出端，所述的第三NMOS管的柵極、所述的第八NMOS管的柵極、所述的第十二NMOS管的柵極和所述的第十六NMOS管的柵極連接且其連接端為第一加數信號輸入端，所述的第四NMOS管的柵極、所述的第五NMOS管的柵極、所述的第十三NMOS管的柵極和所述的第十七NMOS管的柵極連接且其連接端為第二加數信號輸入端，所述的第七NMOS管的柵極、所述的第十四NMOS管的柵極和所述的第十八NMOS管的柵極連接且其連接端為低位進位信號輸入端，用于接收低一位的進位信號，所述的第一PMOS管的柵極、所述的第四PMOS管的柵極、所述的第一NMOS管的柵極、所述的第二NMOS管的柵極、所述的第十NMOS管的柵極和所述的第十一NMOS管的柵極均接入幅值電平對應邏輯1的時鐘信號。