[發明專利]晶體管的形成方法

有效

• 申請號: 201410504707.6
• 申請日: 2014-09-26
• 公開（公告）號: CN105448736B
• 公開（公告）日: 2019-01-22
• 發明（設計）人: 韓秋華;陳杰
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰;駱蘇華

一種晶體管的形成方法，包括：提供襯底，所述襯底表面具有柵極膜；在所述柵極膜表面形成掩膜層，所述掩膜層內摻雜有碳離子；以所述掩膜層為掩膜，刻蝕所述柵極膜之至暴露出襯底表面為止，形成柵極層；在所述柵極層和掩膜層的側壁表面形成第一側墻，所述第一側墻內摻雜有碳離子；在所述柵極層和第一側墻兩側的襯底內形成應力層。所形成的晶體管性能提高。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種晶體管的形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件正朝著更高的元件密度以及更高的集成度的方向發展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸變得比以往更短。然而，晶體管的柵極尺寸變短會使晶體管產生短溝道效應，進而產生漏電流，最終影響半導體器件的電學性能。目前，現有技術主要通過提高載流子遷移率來提高半導體器件性能。當載流子的遷移率提高，晶體管的驅動電流提高，則晶體管中的漏電流減少，而提高載流子遷移率的一個關鍵要素是提高晶體管溝道區中的應力，因此提高晶體管溝道區的應力可以極大地提高晶體管的性能。

現有技術提高晶體管溝道區應力的一種方法為：在晶體管的源區和漏區形成應力層。其中，PMOS晶體管的應力層材料為硅鍺(SiGe)，由于硅鍺和硅具有相同的晶格結構，即“金剛石”結構，而且在室溫下，硅鍺的晶格常數大于硅的晶格常數，因此硅和硅鍺之間存在晶格失配，使應力層能夠向溝道區提供壓應力，從而提高PMOS晶體管溝道區的載流子遷移率性能。相應地，NMOS晶體管的應力層材料為碳化硅(SiC)，由于在室溫下，碳化硅的晶格常數小于硅的晶格常數，因此硅和碳化硅之間存在晶格失配，能夠向溝道區提供拉應力，從而提高NMOS晶體管的性能。

然而，對于現有的源區和漏區形成有應力層的晶體管，其形貌不良、性能不穩定。

發明內容

本發明解決的問題是，改善在源區和漏區形成應力層的晶體管的形貌，提高晶體管的性能。

為解決上述問題，本發明提供一種晶體管的形成方法，包括：提供襯底，所述襯底表面具有柵極膜；在所述柵極膜表面形成掩膜層，所述掩膜層內摻雜有碳離子；以所述掩膜層為掩膜，刻蝕所述柵極膜直至暴露出襯底表面為止，形成柵極層；在所述柵極層和掩膜層的側壁表面形成第一側墻，所述第一側墻內摻雜有碳離子；在所述柵極層和第一側墻兩側的襯底內形成應力層。

可選的，所述掩膜層的形成工藝包括：在所述柵極膜表面形成掩膜薄膜；對所述掩膜薄膜進行離子注入，在所述掩膜薄膜內摻雜碳離子；在所述離子注入工藝之后，刻蝕部分所述掩膜薄膜，暴露出部分所述柵極膜表面，形成所述掩膜層。

可選的，對所述掩膜薄膜進行的離子注入工藝包括：注入劑量為1E3atoms/cm²～1E6atoms/cm²，能量為5KeV～50KeV。

可選的，還包括：在對所述掩膜表面進行離子注入工藝之后，刻蝕部分掩膜薄膜之前，在所述掩膜薄膜表面形成保護膜；在所述離子注入工藝之后，刻蝕部分所述保護膜和掩膜薄膜，形成掩膜層、以及位于掩膜層表面的保護層。

可選的，所述保護層的材料為氧化硅；所述保護層的厚度為5納米～100納米。

可選的，所述掩膜層的材料包括氮化硅；所述掩膜層的厚度為5納米～100納米。

可選的，所述第一側墻的形成工藝包括：在所述襯底、柵極層和掩膜層表面形成第一側墻膜；對所述第一側墻膜進行離子注入，在所述第一側墻膜內摻雜碳離子；在所述離子注入工藝之后，回刻蝕所述第一側墻膜，直至暴露出襯底表面為止，形成第一側墻。

可選的，對所述第一側墻膜進行的離子注入工藝包括：注入劑量為1E3atoms/cm²～1E6atoms/cm²，能量為5KeV～50KeV。