[發明專利]靜電放電(ESD)電路

有效

• 申請號: 201410502914.8
• 申請日: 2014-09-26
• 公開（公告）號: CN104517957B
• 公開（公告）日: 2018-03-27
• 發明（設計）人: 布魯斯·J·特施
• 申請（專利權）人: Qorvo美國公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 王萍,陳煒

1.一種靜電放電(ESD)電路，包括：

與電源電壓節點和接地節點耦接的第一節點；

與所述第一節點和所述電源電壓節點耦接的第一晶體管；

與所述第一節點和所述接地節點耦接的第二晶體管；

與所述第一晶體管和所述第二晶體管耦接的第二節點；

與所述第二節點耦接的第三晶體管；

與所述第三晶體管耦接的第三節點，其中，用于對所述第一節點充電的第一時間段小于用于對所述第三節點放電的第二時間段；以及

與所述第三節點耦接的第四晶體管，其中，用于對所述第三節點放電的所述第二時間段在所述第三晶體管被設置為關斷狀態時開始，并且在所述第四晶體管被設置為導通狀態時結束。

2.根據權利要求1所述的ESD電路，其中：

所述第一節點與所述第一晶體管的柵極和所述第二晶體管的柵極耦接；

所述第二節點與所述第一晶體管的漏極和所述第二晶體管的漏極耦接；

所述第一晶體管的源極與所述電源電壓節點耦接；并且

所述第二晶體管的源極與所述接地節點耦接。

3.根據權利要求2所述的ESD電路，其中：

所述第二節點與所述第三晶體管的柵極或基極耦接；

所述第三節點與所述第三晶體管的源極或發射極以及所述第四晶體管的漏極耦接；

所述第三晶體管的漏極或集電極與所述電源電壓節點耦接；并且

所述第四晶體管的源極與所述接地節點耦接。

4.根據權利要求1所述的ESD電路，還包括：

與所述第三節點耦接的第五晶體管，其中，所述第三節點與所述第五晶體管的柵極耦接；

與所述第五晶體管耦接的第六晶體管，其中，所述第五晶體管的柵極與所述第六晶體管的柵極耦接；

與所述第五晶體管耦接的第七晶體管，其中，所述第五晶體管的柵極與所述第七晶體管的柵極耦接；以及

與所述第六晶體管、所述第七晶體管以及所述第四晶體管耦接的鎖存節點，其中，所述鎖存節點與所述第六晶體管的漏極、所述第七晶體管的漏極以及所述第四晶體管的柵極耦接。

5.根據權利要求1所述的ESD電路，其中，所述第二時間段為所述第一時間段的至少七倍。

6.根據權利要求1所述的ESD電路，其中：

所述第一時間段具有小于1微秒(μs)的值；并且

所述第二時間段大于所述第一時間段。

7.根據權利要求1所述的ESD電路，還包括：

耦接到所述第一節點和所述第三節點中的一個或兩個節點的一個或更多個電阻器或電容器，其中，至少所述第一節點或所述第三節點的電阻值或電容值基于所述一個或更多個電阻器或電容器。

8.根據權利要求1所述的ESD電路，還包括：

與所述第一節點和所述第三節點中的一個或兩個節點耦接的一個或更多個附加晶體管，其中，至少所述第一節點或所述第三節點的電阻值或電容值基于所述一個或更多個附加晶體管。

9.根據權利要求1所述的ESD電路，其中，所述第三晶體管為三阱晶體管或絕緣體上硅(SOI)晶體管。

10.一種制造靜電放電(ESD)電路的方法，包括：

將第一節點與電源電壓節點和接地節點耦接；

將第一晶體管與所述第一節點和所述電源電壓節點耦接；

將第二晶體管與所述第一節點和所述接地節點耦接；

將第二節點與所述第一晶體管和所述第二晶體管耦接；

將第三晶體管與所述第二節點耦接；

將第三節點與所述第三晶體管耦接，其中，用于對所述第一節點充電的第一時間段小于用于對所述第三節點放電的第二時間段；以及

將第四晶體管與所述第三晶體管耦接，其中，用于對所述第三節點放電的所述第二時間段在所述第三晶體管被設置為關斷狀態時開始，并且在所述第四晶體管被設置為導通狀態時結束。

11.根據權利要求10所述的方法，其中：

所述第一節點與所述第一晶體管的柵極和所述第二晶體管的柵極耦接；

所述第二節點與所述第一晶體管的漏極和所述第二晶體管的漏極耦接；

所述第一晶體管的源極與所述電源電壓節點耦接；并且

所述第二晶體管的源極與所述接地節點耦接。