[發明專利]與CMOS工藝兼容的溝道隔離的原生器件及其制造方法

有效

• 申請號: 201410494175.2
• 申請日: 2014-09-24
• 公開（公告）號: CN104282734B
• 公開（公告）日: 2018-02-06
• 發明（設計）人: 錢文生
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司31211
• 代理人: 殷曉雪

技術領域

本申請涉及一種原生器件，特別是涉及一種溝道隔離的原生器件。

背景技術

原生器件(native device)是一種MOSFET(金屬-氧化物-半導體場效應晶體管)。與一般的MOSFET是制作在n阱或p阱中不同，原生器件是直接制作在硅襯底上。一般的MOSFET的n阱或p阱的形成包括阱離子注入、反穿通(anti-punchthrough)離子注入、溝道離子注入。而原生器件直接以硅襯底作為溝道，不用任何阱離子注入、反穿通離子注入、溝道離子注入。臺灣地區2004年5月出版的《電子月刊》第106期刊有《互補式金氧半(CMOS)積體電路在奈米制程下之靜電放電防護方法》一文，其第3部分“Already-on(native)元件及其特性分析”對于原生器件的結構及特性進行了詳細描述。原生器件經常會應用到模擬電路中，其特點是閾值電壓低，電壓傳輸性好，工藝簡單，器件均勻性好。

在很多的模擬電路中都需要制作溝道隔離的MOSFET，當襯底接地時溝道可以加上一定的偏置電壓。請參閱圖1，硅襯底10上具有柵氧化層12和柵極13，其兩側具有側墻16。柵極13兩側下方的硅襯底10表面具有輕摻雜漏注入區15和源漏注入區17，輕摻雜漏注入區15在源漏注入區17的內側。這些構成了一般的MOSFET。在一般的MOSFET的下方制作深n阱11以隔離溝道和襯底，就形成了溝道隔離的MOSFET。

然而原生器件如果想要進行溝道隔離，就不能如同一般的MOSFET那樣僅通過增加深n阱來實現。這是由于原生器件的源漏結很深，如果新增深n阱則源漏注入區底部通常會接觸到深N阱而引起源漏短路。因此常規CMOS工藝中不提供溝道隔離的原生器件。

發明內容

本申請所要解決的技術問題是提供一種與CMOS工藝兼容的溝道隔離的原生器件，確保源漏注入區與深n阱之間不會發生短路。為此，本申請還要提供與CMOS工藝兼容的溝道隔離的原生器件的制造方法。

為解決上述技術問題，本申請與CMOS工藝兼容的溝道隔離的原生器件是在p型硅襯底內部新增深n阱以實現溝道與襯底的隔離，同時在深n阱之上且在源漏注入區之下新增p型輕摻雜漏注入區以實現源漏注入區與深n阱的隔離。

進一步地，所述p型輕摻雜漏注入區為溝道隔離的原生器件的輸入輸出區。

本申請與CMOS工藝兼容的溝道隔離的原生器件的制造方法包括如下步驟：

第1步，在p型硅襯底的內部采用離子注入工藝形成深n阱；

第2步，在p型硅襯底上采用熱氧化生長工藝形成一層氧化硅，在該層氧化硅上淀積一層多晶硅；

第3步，采用光刻和刻蝕工藝對多晶硅和氧化硅進行刻蝕形成柵極和柵氧化層；

第4步，在柵極兩側下方的p型硅襯底表面采用自對準離子注入工藝形成p型輕摻雜漏注入區，其底部與深n阱的上表面相接觸；

第5步，在柵極兩側下方的p型硅襯底表面采用離子注入工藝形成n型輕摻雜漏注入區，其底部高于p型輕摻雜漏注入區的底部，其內側壁比p型輕摻雜漏注入區的內側壁更靠近柵極的正下方；

第6步，在柵極和柵氧化層的兩側形成側墻；

第7步，采用自對準離子注入工藝在柵極兩側下方的n型輕摻雜漏注入區表面形成源漏注入區，其底部等于或低于n型輕摻雜漏注入區的底部但高于p型輕摻雜漏注入區的底部，其內側壁比n型輕摻雜漏注入區的內側壁更遠離柵極的正下方。

本申請與CMOS工藝兼容的溝道隔離的原生器件與溝道隔離的一般MOSFET相似，仍然以深n阱作為溝道和襯底之間的隔離，并將CMOS工藝中PMOS的p型輸入輸出區新增到溝道隔離的原生NMOS器件中，用來隔離源漏和深n阱，既實現器件0伏左右的閾值電壓，又避免了源漏通過深n阱的短路現象。

附圖說明

圖1是溝道隔離的一般MOSFET的結構示意圖；

圖2是本申請溝道隔離的原生器件的結構示意圖；

圖3a至圖3f是本申請溝道隔離的原生器件的制造方法的各步驟示意圖。

圖中附圖標記說明：

10為p型硅襯底；11為深n阱；12為柵氧化層；13為柵極；14為p型輕摻雜漏注入區；15為n型輕摻雜漏注入區；16為側墻；17為源漏注入區。

具體實施方式