[發明專利]一種基于FPGA專用邏輯資源的TDC實現方法及其裝置在審
| 申請號： | 201410492580.0 | 申請日： | 2014-09-24 |
| 公開（公告）號： | CN104298150A | 公開（公告）日： | 2015-01-21 |
| 發明（設計）人： | 王毅;孫德暉 | 申請（專利權）人： | 江蘇賽諾格蘭醫療科技有限公司 |
| 主分類號： | G05B19/042 | 分類號： | G05B19/042 |
| 代理公司： | 揚州市錦江專利事務所 32106 | 代理人： | 江平 |
| 地址： | 225200 江蘇*** | 國省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 fpga 專用 邏輯 資源 tdc 實現 方法 及其 裝置 | ||
【權利要求書】：
1.一種基于FPGA專用邏輯資源的TDC實現方法，其特征在于：輸入的信號經過FPGA的邏輯單元轉化為正負兩種邏輯信號，其中正邏輯信號直接由第一比特位串并轉換用基本邏輯單元輸入到后續處理基本邏輯單元；負邏輯信號輸入到，I/O延遲用基本邏輯單元，在I/O延遲自動校準用基本邏輯單元控制下，轉化的信號經第二比特位串并轉換用基本邏輯單元輸入到后續處理基本邏輯單元，形成時間戳。
2.一種實現權利要求1方法的TDC成像裝置，其特征在于包括第一比特位串并轉換用基本邏輯單元、第二比特位串并轉換用基本邏輯單元、I/O延遲用基本邏輯單元、I/O延遲自動校準用基本邏輯單元和后續處理基本邏輯單元。
3.根據權利要求2所述成像裝置，其特征在于第一比特位串并轉換用基本邏輯單元和I/O延遲用基本邏輯單元分別連接在信號輸入端上；第一比特位串并轉換用基本邏輯單元的輸出端連接在后續處理基本邏輯單元的一個輸入端；I/O延遲用基本邏輯單元的輸出端連接在第二比特位串并轉換用基本邏輯單元的輸入端，第二比特位串并轉換用基本邏輯單元的輸出端連接在后續處理基本邏輯單元的另一個輸入端；I/O延遲自動校準用基本邏輯單元的輸出端連接在I/O延遲用基本邏輯單元的控制端；后續處理基本邏輯單元設有時間戳輸出端。
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