[發明專利]半導體器件及其制造方法

在審

• 申請號: 201410489484.0
• 申請日: 2014-09-23
• 公開（公告）號: CN105097931A
• 公開（公告）日: 2015-11-25
• 發明（設計）人: 潘欽寒;黃堯峰
• 申請（專利權）人: 新唐科技股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/36;H01L21/336;H01L21/265
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 湯在彥

技術領域

本發明實施例是有關于一種半導體器件及其制造方法，更特別的是有關于一種橫向擴散金屬氧化物半導體器件及其制造方法。

背景技術

橫向擴散金屬氧化物半導體(laterallydiffusedmetaloxidesemiconductor,LDMOS)器件是一種典型的高壓器件，其可與互補式金屬氧化物半導體的制造工藝整合，借以在單一芯片上制造控制、邏輯以及電源開關。LDMOS器件在操作時必須具有高擊穿電壓(breakdownvoltage)以及低的開啟電阻(on-stateresistance，Ron)。具有高擊穿電壓以及低的開啟電阻的LDMOS器件在高壓應用時具有較低的功率損耗。此外，較低的開啟電阻則可以使得晶體管在飽和狀態時具有較高的漏極電流借以增加器件的操作速度。然而，目前的LDMOS晶體管的開啟電阻無法進一步下降，以獲得更佳的器件特性。故，此領域極需一種具有高擊穿電壓及/或低開啟電阻的LDMOS晶體管，以提升LDMOS晶體管的器件特性。

發明內容

本發明實施例提供一種具有高擊穿電壓及/或低導通電阻的半導體器件及其制作方法。

本發明實施例提出一種半導體器件的制造方法。首先，提供基底，基底包括第一區、第二區與第三區，其中第二區位于第一區與第三區之間。接著，在基底上形成隔離結構，隔離結構至少位于第一區與第二區上。之后，進行移除步驟，以移除第一區上的隔離結構，形成第一開口，裸露出基底的頂面。繼而，于基底上形成柵極結構，柵極結構覆蓋部分第一區的基底以及第二區的部分隔離結構。接著，于柵極結構的一側的第一區的基底中形成具有第一導電型的第一摻雜區，以及于第三區的基底中形成具有第一導電型的第二摻雜區。

本發明實施例提出一種半導體器件，包括基底、隔離結構、柵極結構、第一摻雜區與第二摻雜區。基底包括第一區、第二區與第三區，其中第二區位于第一區與第三區之間。隔離結構位于基底的第二區上，且至少一部分的隔離結構的底面與基底的頂面實質上共平面。隔離結構自第二區的一端連續延伸至第二區的另一端。柵極結構覆蓋部分第一區的基底以及第二區的部分隔離結構。第一摻雜區具有第一導電型，位于第一區的基底中，與柵極結構的一側相鄰。第二摻雜區具有第一導電型，位于第三區的基底中，與隔離結構的一側相鄰。

本發明實施例提出一種半導體器件，包括基底、隔離結構、柵極結構、第一摻雜區與第二摻雜區。基底包括第一區、第二區與第三區，其中第二區位于第一區與第三區之間。隔離結構位于基底的第二區上，且至少一部分的隔離結構的底面與基底的頂面實質上共平面。隔離結構自第二區的一端連續延伸至第二區的另一端。隔離結構的形成方法包括以局部氧化法形成場氧化層，接著進行圖案化制造工藝，移除部分場氧化層。柵極結構覆蓋部分第一區的基底以及第二區的部分隔離結構。第一摻雜區具有第一導電型，位于第一區的基底中，與柵極結構的一側相鄰。第二摻雜區具有第一導電型，位于第三區的基底中，與隔離結構的一側相鄰。

本發明實施例的半導體器件中，由于隔離結構的底面與基底的頂面實質上共平面，可減短源極區至漏極區的電流路徑長度，進而降低半導體器件的導通電阻，提高半導體器件的擊穿電壓，進而提升半導體器件的效能。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。

附圖說明

圖1A至圖1H為依照本發明一實施例所繪示的半導體器件的制造流程的剖面示意圖。

圖2A至圖2H為依照本發明另一實施例所繪示的半導體器件的制造流程的剖面示意圖。

圖3A至圖3H為依照本發明又一實施例所繪示的半導體器件的制造流程的剖面示意圖。

圖4A為比較例的半導體器件的局部剖面放大圖。

圖4B為本發明例一的半導體器件的局部剖面放大圖。

圖4C為本發明例二的半導體器件的局部剖面放大圖。

圖4D為本發明例三的半導體器件的局部剖面放大圖。

圖5為模擬沿著圖4A的半導體器件在切線I-I之處、圖4B的半導體器件在切線II-II之處、圖4C的半導體器件在切線III-III之處以及圖4D的半導體器件在切線IV-IV之處的導通電阻(Ron)、開啟狀態擊穿電壓(on-BVD)與關閉狀態擊穿電壓(BVDSS)。

圖6A為模擬圖4A的比較例的半導體器件在關閉狀態時的電位分布圖。

圖6B為模擬圖4B的例一的半導體器件在關閉狀態時的電位分布圖。

圖6C為模擬圖4C的例二的半導體器件在關閉狀態時的電位分布圖。