[發明專利]一種異步時鐘并串轉換半周期輸出電路

有效

• 申請號: 201410485272.5
• 申請日: 2014-09-22
• 公開（公告）號: CN104283561B
• 公開（公告）日: 2018-04-27
• 發明（設計）人: 呂堅;闕隆成;劉慧芳;張壤勻;周云
• 申請（專利權）人: 電子科技大學
• 主分類號: H03M1/36
• 分類號: H03M1/36
• 代理公司: 成都行之專利代理事務所(普通合伙)51220
• 代理人: 譚新民

技術領域

本發明涉流水線模數轉換器技術領域，尤其是涉及一種異步時鐘并串轉換半周期輸出電路。

背景技術

流水線模數轉換器（PL_ADC）在面積、功耗、速度和精度方面有著較好的折中，逐漸成為高速高精度 ADC 的實現方式之一。

在PL_ADC中，要實現多比特數字信號的并行輸出需要多個輸出墊（PAD），由于輸出PAD數目有限，所以要將數據先做并串轉換后再輸出。但是，這又涉及到時鐘異步的問題。由于并行輸出的數字信號是在內部低頻時鐘的控制下產生的，即與內部低頻時鐘上升沿同步。要在外部高頻時鐘的控制下進行輸出，首先面臨的問題就是要將異步時鐘進行同步，怎樣在對數字信號的值進行精確采樣的前提下實現高低頻時鐘的同步，目前來說時有一定難度的。接下來要面對的問題是并串轉換，并串轉換的方法有很多，但都過于復雜或對輸出時鐘的頻率要求較高。目前傳統的電路中實現要同時實現異步時鐘同步和并串轉換很少，并且比較復雜，達到的效果不是很理想。

發明內容

本發明的目的之一是提供一種能夠同時實現異步時鐘同步和并串轉換的異步時鐘并串轉換半周期輸出電路。

本發明公開的技術方案包括：

提供了一種異步時鐘并串轉換半周期輸出電路，其特征在于，包括：同步分頻時鐘產生電路10，所述同步分頻時鐘產生電路10基于高頻時鐘信號clk_f產生第一分頻時鐘信號clk1、第二分頻時鐘信號clk2、第三分頻時鐘信號clk3和第四分頻時鐘信號clk4；數據同步電路20，所述數據同步電路20連接到所述同步分頻時鐘產生電路10，所述數據同步電路20接收輸入數據D<7:0>并根據所述第一分頻時鐘信號clk1將所述輸入數據D<7:0>與所述高頻時鐘信號clk_f同步；控制信號產生電路40，所述控制信號產生電路40連接到所述同步分頻時鐘產生電路10，并根據所述第一分頻時鐘信號clk1、第二分頻時鐘信號clk2、第三分頻時鐘信號clk3和第四分頻時鐘信號clk4產生控制信號sel<3:0>；并串轉換輸出電路30，所述并串轉換輸出電路30連接到所述數據同步電路20和所述控制信號產生電路40，并根據所述控制信號sel<3:0>將所述輸入數據串行輸出。

本發明的一個實施例中，所述同步分頻時鐘產生電路包括第一D觸發器101和第二D觸發器102，其中：所述第一D觸發器101的時鐘輸入端連接到所述高頻時鐘信號clk_f，所述第一D觸發器101的正相輸出端輸出所述第四分頻時鐘信號clk4并列連接到所述第二D觸發器102的數據輸入端，所述第一D觸發器101的反相輸出端輸出所述第二分頻時鐘信號clk2；所述第二D觸發器102的時鐘輸入端連接到所述高頻時鐘信號clk_f，所述第二D觸發器102的正相輸出端輸出所述第一分頻時鐘信號clk1，所述第二D觸發器102的反相輸出端輸出所述第三分頻時鐘信號clk3并連接到所述第一D觸發器101的數據輸入端。

本發明的一個實施例中，所述數據同步電路20包括第一D觸發器組201和第二D觸發器組202，其中：所述第一D觸發器組201的時鐘輸入端連接到低頻時鐘信號的反相信號clk0B，所述第一D觸發器組201的數據輸入端連接到所述輸入數據D<7:0>，所述第一D觸發器組201的正相輸出端連接到所述第二D觸發器組202的數據輸入端；所述第二D觸發器組202的時鐘輸入端連接到所述第一分頻時鐘信號clk1，所述第二D觸發器組202的正相輸出端為所述數據同步電路20的數據輸出端并輸出同步數據dataout<7:0>。